JPH04334031A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04334031A JPH04334031A JP3105426A JP10542691A JPH04334031A JP H04334031 A JPH04334031 A JP H04334031A JP 3105426 A JP3105426 A JP 3105426A JP 10542691 A JP10542691 A JP 10542691A JP H04334031 A JPH04334031 A JP H04334031A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓショットキー接合型電界効果型
トランジスタ（以下、ＭＥＳＦＥＴと称す）等のＧａＡ
ｓを用いた化合物半導体素子は電子の移動度が高く、Ｓ
ｉ半導体素子では得られない高速動作や低雑音特性が得
られるので、結晶成長技術からプロセス技術、設計技術
と広く盛んに研究が行われている。
トランジスタ（以下、ＭＥＳＦＥＴと称す）等のＧａＡ
ｓを用いた化合物半導体素子は電子の移動度が高く、Ｓ
ｉ半導体素子では得られない高速動作や低雑音特性が得
られるので、結晶成長技術からプロセス技術、設計技術
と広く盛んに研究が行われている。
【０００３】図４から図５に従来の技術にもとづいたＧ
ａＡｓＭＥＳＦＥＴの工程断面図を示す。まず、ＧａＡ
ｓ基板５１上に例えば分子線エピタキシー法（以下ＭＢ
Ｅ法と称す）を用いてノンドープＧａＡｓ層５２を成長
して、さらに例えばＳｉドープのｎ−ＧａＡｓ層５３を
成長し、次にＳｉのドープ量を増やしてｎ＋−ＧａＡｓ
層５４を成長する。ここに、ｎ−ＧａＡｓ層５３はこの
ＭＥＳＦＥＴにおいてチャネルとなり、ｎ＋−ＧａＡｓ
層はソース抵抗やドレイン抵抗を下げる拡散層となる（
図４（ａ）参照）。
ａＡｓＭＥＳＦＥＴの工程断面図を示す。まず、ＧａＡ
ｓ基板５１上に例えば分子線エピタキシー法（以下ＭＢ
Ｅ法と称す）を用いてノンドープＧａＡｓ層５２を成長
して、さらに例えばＳｉドープのｎ−ＧａＡｓ層５３を
成長し、次にＳｉのドープ量を増やしてｎ＋−ＧａＡｓ
層５４を成長する。ここに、ｎ−ＧａＡｓ層５３はこの
ＭＥＳＦＥＴにおいてチャネルとなり、ｎ＋−ＧａＡｓ
層はソース抵抗やドレイン抵抗を下げる拡散層となる（
図４（ａ）参照）。
【０００４】このようにして作製した成長基板を例えば
フォトレジストをマスクに素子作製部分を残してメサ型
にエッチングして素子分離を行う。そしてソース電極５
５、ドレイン電極５６を例えば蒸着法で形成し、熱処理
を施して合金化させてｎ＋−ＧａＡｓ層５４とオーミッ
ク接触をとる（図４（ｂ））。
フォトレジストをマスクに素子作製部分を残してメサ型
にエッチングして素子分離を行う。そしてソース電極５
５、ドレイン電極５６を例えば蒸着法で形成し、熱処理
を施して合金化させてｎ＋−ＧａＡｓ層５４とオーミッ
ク接触をとる（図４（ｂ））。
【０００５】そして、ソース電極５５とドレイン電極５
６の間のｎ＋−ＧａＡｓ層５４を例えばフォトレジスト
をマスクにエッチング除去して、このリセス部分にゲー
ト電極５７を形成する（図４（ｃ））。
６の間のｎ＋−ＧａＡｓ層５４を例えばフォトレジスト
をマスクにエッチング除去して、このリセス部分にゲー
ト電極５７を形成する（図４（ｃ））。
【０００６】その後、層間膜５８を全面に塗布して、電
極から配線への取り出し部分を除去して窓開けし、全面
に金属を蒸着する。そして第一層配線として必要な部分
を残して前記した金属をエッチング加工して、第一層配
線５９を形成する（図５）。
極から配線への取り出し部分を除去して窓開けし、全面
に金属を蒸着する。そして第一層配線として必要な部分
を残して前記した金属をエッチング加工して、第一層配
線５９を形成する（図５）。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、オーミック接触を得るために熱処理工程
が必要であること、電極と第一層配線を別々に形成しな
くてはならないことなど、工程が難解かつ繁雑になる問
題があった。
うな構成では、オーミック接触を得るために熱処理工程
が必要であること、電極と第一層配線を別々に形成しな
くてはならないことなど、工程が難解かつ繁雑になる問
題があった。
【０００８】本発明はかかる点に鑑み、ＧａＡｓ層上に
オーミック接触を熱処理なしで形成し、また電極と第一
層配線を同時に形成することができる半導体装置および
その製造方法を提供するものである。
オーミック接触を熱処理なしで形成し、また電極と第一
層配線を同時に形成することができる半導体装置および
その製造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するため、ＧａＡｓ層上にＧｅ層を形成する工程と、前
記Ｇｅ層上にＳｉの組成比ｘを０から１まで徐々に増加
させながらＳｉｘＧｅ１−ｘ層を形成する工程と、前記
ＳｉｘＧｅ１−ｘ層上にＳｉ層を形成する工程を有する
半導体装置の製造方法である。
するため、ＧａＡｓ層上にＧｅ層を形成する工程と、前
記Ｇｅ層上にＳｉの組成比ｘを０から１まで徐々に増加
させながらＳｉｘＧｅ１−ｘ層を形成する工程と、前記
ＳｉｘＧｅ１−ｘ層上にＳｉ層を形成する工程を有する
半導体装置の製造方法である。
【００１０】また、ｎ導電型ＧａＡｓ層上にｎ導電型Ｇ
ｅ層を形成する工程と、前記ｎ導電型Ｇｅ層上にＳｉの
組成比ｘを０から１まで徐々に増加させながらｎ導電型
ＳｉｘＧｅ１−ｘ層を形成する工程と、前記ｎ導電型Ｓ
ｉｘＧｅ１−ｘ層上にｎ導電型Ｓｉ層を形成する工程と
、前記ｎ導電型Ｓｉ層上にオーミック接触をとる金属を
形成する工程を有する半導体装置の製造方法である。
ｅ層を形成する工程と、前記ｎ導電型Ｇｅ層上にＳｉの
組成比ｘを０から１まで徐々に増加させながらｎ導電型
ＳｉｘＧｅ１−ｘ層を形成する工程と、前記ｎ導電型Ｓ
ｉｘＧｅ１−ｘ層上にｎ導電型Ｓｉ層を形成する工程と
、前記ｎ導電型Ｓｉ層上にオーミック接触をとる金属を
形成する工程を有する半導体装置の製造方法である。
【００１１】さらに、ｎ導電型ＧａＡｓ層上にｎ導電型
Ｇｅ層を有することと、前記ｎ導電型Ｇｅ層上にＳｉの
組成比ｘが０から１まで徐々に増加するｎ導電型Ｓｉｘ
Ｇｅ１−ｘ層を有することと、前記ｎ導電型ＳｉｘＧｅ
１−ｘ層上にｎ導電型Ｓｉ層を有することと、前記ｎ導
電型Ｓｉ層上にオーミック接触をとる金属を有する半導
体装置である。
Ｇｅ層を有することと、前記ｎ導電型Ｇｅ層上にＳｉの
組成比ｘが０から１まで徐々に増加するｎ導電型Ｓｉｘ
Ｇｅ１−ｘ層を有することと、前記ｎ導電型ＳｉｘＧｅ
１−ｘ層上にｎ導電型Ｓｉ層を有することと、前記ｎ導
電型Ｓｉ層上にオーミック接触をとる金属を有する半導
体装置である。
【００１２】
【作用】本発明は上記した方法により、ＧａＡｓ層上に
ＳｉｘＧｅ１−ｘ層を介してＳｉ層を格子整合系で結晶
性良く形成することができるまた、Ｓｉ半導体はＧａＡ
ｓ半導体と比してオーミック接触がとりやすく、配線に
使える材料を用いて配線と同時に熱処理なしでオーミッ
ク接触を得ることができるといった利点を有している。 よってＧａＡｓ層上にＳｉ層を形成することで、熱処理
なしでＧａＡｓ半導体からオーミック接触を容易に引き
出すことができる。
ＳｉｘＧｅ１−ｘ層を介してＳｉ層を格子整合系で結晶
性良く形成することができるまた、Ｓｉ半導体はＧａＡ
ｓ半導体と比してオーミック接触がとりやすく、配線に
使える材料を用いて配線と同時に熱処理なしでオーミッ
ク接触を得ることができるといった利点を有している。 よってＧａＡｓ層上にＳｉ層を形成することで、熱処理
なしでＧａＡｓ半導体からオーミック接触を容易に引き
出すことができる。
【００１３】
【実施例】本発明の実施例を図１から図３までの図面を
用いて説明する。
用いて説明する。
【００１４】図１は第一の実施例の半導体装置の製造方
法を示す断面図である。ＧａＡｓ基板１上に例えばＭＢ
Ｅ法を用いて、ノンドープＧａＡｓ層２を成長し、さら
に例えば低温でＧｅ層３を成長する。そして、例えばＭ
ＢＥ法であればＳｉをいれた留壷を徐々に加熱するなど
して、徐々にＳｉを加えながらＳｉｘＧｅ１−ｘ層４を
成長する。このとき、Ｓｉの組成比ｘは例えば０から１
まで直線的に増加させる。そして、Ｓｉの組成比が１に
なったところで、しばらく成長を続けてＳｉ層５を成長
する。
法を示す断面図である。ＧａＡｓ基板１上に例えばＭＢ
Ｅ法を用いて、ノンドープＧａＡｓ層２を成長し、さら
に例えば低温でＧｅ層３を成長する。そして、例えばＭ
ＢＥ法であればＳｉをいれた留壷を徐々に加熱するなど
して、徐々にＳｉを加えながらＳｉｘＧｅ１−ｘ層４を
成長する。このとき、Ｓｉの組成比ｘは例えば０から１
まで直線的に増加させる。そして、Ｓｉの組成比が１に
なったところで、しばらく成長を続けてＳｉ層５を成長
する。
【００１５】以上のように構成された第一の実施例では
、ＧａＡｓ半導体上に格子定数、熱膨張係数ともに近い
値を持つＧｅ半導体を成長して、これに徐々にＳｉ半導
体を加えてＳｉｘＧｅ１−ｘ層を成長し、Ｓｉの組成比
ｘを徐々に増加させてＳｉ半導体層を形成しているので
、格子整合をとりながら成長することができる。
、ＧａＡｓ半導体上に格子定数、熱膨張係数ともに近い
値を持つＧｅ半導体を成長して、これに徐々にＳｉ半導
体を加えてＳｉｘＧｅ１−ｘ層を成長し、Ｓｉの組成比
ｘを徐々に増加させてＳｉ半導体層を形成しているので
、格子整合をとりながら成長することができる。
【００１６】ＧａＡｓ半導体とＳｉ半導体は格子定数、
熱膨張係数ともに差が大きくＧａＡｓ半導体上に結晶性
の良いＳｉ半導体を形成することは難しいが、以上のよ
うに第一の実施例によれば結晶品質の高いＳｉ半導体を
ＧａＡｓ半導体上に形成することができる。
熱膨張係数ともに差が大きくＧａＡｓ半導体上に結晶性
の良いＳｉ半導体を形成することは難しいが、以上のよ
うに第一の実施例によれば結晶品質の高いＳｉ半導体を
ＧａＡｓ半導体上に形成することができる。
【００１７】図２から図３は第二および第三の実施例に
おける半導体装置の製造方法を示すＧａＡｓＭＥＳＦＥ
Ｔの製造工程断面図である。例えばＭＢＥ法を用いてＧ
ａＡｓ基板１にノンドープＧａＡｓ層２を成長し、さら
にＳｉをドープしながらｎ−ＧａＡｓ層６を成長する。 そして、Ｓｉのドープ量を増やしてｎ＋−ＧａＡｓ層７
を成長する。ここに、ｎ−ＧａＡｓ層６はこのＧａＡｓ
ＭＥＳＦＥＴのチャネルとなり、ｎ＋−ＧａＡｓ層７は
ソース、ドレイン領域となる拡散層となる。次に、Ａｓ
をドープしながらＧｅを成長して、Ａｓドープのｎ＋−
Ｇｅ層８を形成し、さらにこれにＳｉを徐々に加えなが
らＧｅを減らしてＡｓドープのｎ＋−ＳｉｘＧｅ１−ｘ
層９を成長する。そしてＳｉの組成比ｘが１となったと
ころでしばらく成長を続けてＡｓドープのｎ＋−Ｓｉ層
１０を成長する（図２（ａ））。
おける半導体装置の製造方法を示すＧａＡｓＭＥＳＦＥ
Ｔの製造工程断面図である。例えばＭＢＥ法を用いてＧ
ａＡｓ基板１にノンドープＧａＡｓ層２を成長し、さら
にＳｉをドープしながらｎ−ＧａＡｓ層６を成長する。 そして、Ｓｉのドープ量を増やしてｎ＋−ＧａＡｓ層７
を成長する。ここに、ｎ−ＧａＡｓ層６はこのＧａＡｓ
ＭＥＳＦＥＴのチャネルとなり、ｎ＋−ＧａＡｓ層７は
ソース、ドレイン領域となる拡散層となる。次に、Ａｓ
をドープしながらＧｅを成長して、Ａｓドープのｎ＋−
Ｇｅ層８を形成し、さらにこれにＳｉを徐々に加えなが
らＧｅを減らしてＡｓドープのｎ＋−ＳｉｘＧｅ１−ｘ
層９を成長する。そしてＳｉの組成比ｘが１となったと
ころでしばらく成長を続けてＡｓドープのｎ＋−Ｓｉ層
１０を成長する（図２（ａ））。
【００１８】このようにして作製した成長基板を例えば
フォトレジストをマスクに素子作製部分を残してメサ型
にエッチングして素子分離を行う。そしてゲート電極を
形成する部分のｎ＋−Ｓｉ層１０、ｎ＋−ＳｉｘＧｅ１
−ｘ層９、ｎ＋−Ｇｅ層８、ｎ＋−ＧａＡｓ層７を例え
ばフォトレジストをマスクにエッチング除去して、この
リセス部分にゲート電極１１を形成する（図２（ｂ））
。
フォトレジストをマスクに素子作製部分を残してメサ型
にエッチングして素子分離を行う。そしてゲート電極を
形成する部分のｎ＋−Ｓｉ層１０、ｎ＋−ＳｉｘＧｅ１
−ｘ層９、ｎ＋−Ｇｅ層８、ｎ＋−ＧａＡｓ層７を例え
ばフォトレジストをマスクにエッチング除去して、この
リセス部分にゲート電極１１を形成する（図２（ｂ））
。
【００１９】その後、層間膜１２を全面に塗布して、第
一層配線への取り出し部分を除去して窓開けし、全面に
例えばＷＳｉを蒸着する。そして第一層配線として必要
な部分を残して前記したＷＳｉをエッチング加工して、
第一層配線１３を形成する（図３）。
一層配線への取り出し部分を除去して窓開けし、全面に
例えばＷＳｉを蒸着する。そして第一層配線として必要
な部分を残して前記したＷＳｉをエッチング加工して、
第一層配線１３を形成する（図３）。
【００２０】以上のように構成された第二および第三の
実施例のＭＥＳＦＥＴのソース、ドレイン領域は、ｎ＋
−ＧａＡｓ層７、ｎ＋−Ｇｅ層８、ｎ＋−Ｓｉ１−ｘＧ
ｅｘ層９、ｎ＋−Ｓｉ層１０が順に積層されて形成され
ているが、本発明からなる製造方法で構成されているの
で、結晶品質が高く十分に導電性が良い。そして、ソー
ス、ドレイン領域の最上部を構成するＳｉ半導体と、Ｗ
Ｓｉがオーミック接触で接合して第一層配線１３として
引き出されている。
実施例のＭＥＳＦＥＴのソース、ドレイン領域は、ｎ＋
−ＧａＡｓ層７、ｎ＋−Ｇｅ層８、ｎ＋−Ｓｉ１−ｘＧ
ｅｘ層９、ｎ＋−Ｓｉ層１０が順に積層されて形成され
ているが、本発明からなる製造方法で構成されているの
で、結晶品質が高く十分に導電性が良い。そして、ソー
ス、ドレイン領域の最上部を構成するＳｉ半導体と、Ｗ
Ｓｉがオーミック接触で接合して第一層配線１３として
引き出されている。
【００２１】以上のようにこの第二および第三の実施例
によれば、ＧａＡｓ層上にＳｉｘＧｅ１−ｘ層を介して
Ｓｉ層を格子整合を取りながら成長させて高品質の結晶
を形成し、これを拡散領域に適応することにより、Ｇａ
Ａｓ半導体ではなくＳｉ半導体にオーミック接触をとる
ことができるので、従来オーミック接触を得るために必
要であった熱処理工程をなくし、第一層配線とオーミッ
ク電極を同時に形成して工程数を簡素化することができ
る。
によれば、ＧａＡｓ層上にＳｉｘＧｅ１−ｘ層を介して
Ｓｉ層を格子整合を取りながら成長させて高品質の結晶
を形成し、これを拡散領域に適応することにより、Ｇａ
Ａｓ半導体ではなくＳｉ半導体にオーミック接触をとる
ことができるので、従来オーミック接触を得るために必
要であった熱処理工程をなくし、第一層配線とオーミッ
ク電極を同時に形成して工程数を簡素化することができ
る。
【００２２】
【発明の効果】以上説明したように本発明によれば、格
子整合をとりながらＧａＡｓ層上に良好な結晶性を有す
るＳｉ１−ｘＧｅｘ層を形成することができ、これによ
って形成されるＳｉ半導体層をオーミック接触をとるた
めの拡散層として用いることができるため、従来オーミ
ック接触を得るために必要であった熱処理工程をなくし
、第一層配線とオーミック電極を同時に形成して工程数
を簡素化することができる。
子整合をとりながらＧａＡｓ層上に良好な結晶性を有す
るＳｉ１−ｘＧｅｘ層を形成することができ、これによ
って形成されるＳｉ半導体層をオーミック接触をとるた
めの拡散層として用いることができるため、従来オーミ
ック接触を得るために必要であった熱処理工程をなくし
、第一層配線とオーミック電極を同時に形成して工程数
を簡素化することができる。
【図１】第一の実施例における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】第二および第三の実施例における半導体装置の
製造方法を示すＧａＡｓＭＥＳＦＥＴの製造工程断面図
である。
製造方法を示すＧａＡｓＭＥＳＦＥＴの製造工程断面図
である。
【図３】第二および第三の実施例における半導体装置の
製造方法を示すＧａＡｓＭＥＳＦＥＴの製造工程断面図
である。
製造方法を示すＧａＡｓＭＥＳＦＥＴの製造工程断面図
である。
【図４】従来のＧａＡｓＭＥＳＦＥＴの工程断面図であ
る。
る。
【図５】従来のＧａＡｓＭＥＳＦＥＴの工程断面図であ
る。
る。
１ ＧａＡｓ基板
２ ノンドープＧａＡｓ層
３ Ｇｅ層
４ ＳｉｘＧｅ１−ｘ層
５ Ｓｉ層
６ ｎ−ＧａＡｓ層
７ ｎ＋−ＧａＡｓ層
８ ｎ＋−Ｇｅ層
９ ｎ＋−ＳｉｘＧｅ１−ｘ層
１０ ｎ＋−Ｓｉ層
１１ ゲート電極
１２ 層間膜
１３ 第一層配線
５１ ＧａＡｓ基板
５２ ノンドープＧａＡｓ層
５３ ｎ−ＧａＡｓ層
５４ ｎ＋−ＧａＡｓ層
５５ ソース電極
５６ ドレイン電極
５７ ゲート電極
５８ 層間膜
５９ 第一層配線
Claims (3)
- 【請求項１】 ＧａＡｓ層上にＧｅ層を形成する工程
と、前記Ｇｅ層上にＳｉの組成比ｘを０から１まで徐々
に増加させながらＳｉｘＧｅ１−ｘ層を形成する工程と
、前記ＳｉｘＧｅ１−ｘ層上にＳｉ層を形成する工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 ｎ導電型ＧａＡｓ層上にｎ導電型Ｇｅ
層を形成する工程と、前記ｎ導電型Ｇｅ層上にＳｉの組
成比ｘを０から１まで徐々に増加させながらｎ導電型Ｓ
ｉｘＧｅ１−ｘ層を形成する工程と、前記ｎ導電型Ｓｉ
ｘＧｅ１−ｘ層上にｎ導電型Ｓｉ層を形成する工程と、
前記ｎ導電型Ｓｉ層上にオーミック接触をとる金属を形
成する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項３】 ｎ導電型ＧａＡｓ層上にｎ導電型Ｇｅ
層を有し、前記ｎ導電型Ｇｅ層上にＳｉの組成比ｘが０
から１まで徐々に増加するｎ導電型ＳｉｘＧｅ１−ｘ層
を有し、さらに前記ｎ導電型ＳｉｘＧｅ１−ｘ層上にｎ
導電型Ｓｉ層を有し、前記ｎ導電型Ｓｉ層上にオーミッ
ク接触をとる金属を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105426A JP2890885B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105426A JP2890885B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334031A true JPH04334031A (ja) | 1992-11-20 |
| JP2890885B2 JP2890885B2 (ja) | 1999-05-17 |
Family
ID=14407277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105426A Expired - Fee Related JP2890885B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890885B2 (ja) |
-
1991
- 1991-05-10 JP JP3105426A patent/JP2890885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890885B2 (ja) | 1999-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |