JPH0433412A - リタイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はリタイミング回路に関し、特にジッタを含む受
信データに装置の内部タイミングを追随させるように制
御するリタイミング回路に関する。

従来技術 従来、この種のリタイミング回路では、ジッタを含む受
信データで内部タイミングをサンプリングし、内部タイ
ミングと受信データとの遅延量の絶対値のみに重みを付
けてパルス追加処理又はパルス削除処理を行い、その結
果を分周したものを内部タイミングとすることにより、
受信データに内部タイミングを追随させるようにしてい
た。

つまり、従来のリタイミング回路では、パルス追加処理
又はパルス削除処理を、受信データの変化点で毎回行っ
ているのである。そのため、受信データのジッタが内部
タイミングにそのまま反映されてしまい、その内部タイ
ミングをクロックとする装置各部の回路の動作が不安定
になるという欠点がある。

また、これを解決するため、可逆計数器を設けておき、
その計数値が所定値を越えたときにのみパルス追加処理
又はパルス削除処理を行うという構成も考えられる。つ
まり、パルス追加処理又はパルス削除処理を毎回行うの
ではなく、計数値が所定値を越えたときにのみ行うので
ある。

その従来のリタイミング回路について第２図を用いて説
明する。

第２図は、従来のリタイミング回路の構成を示すブロッ
ク図である。図において、本リタイミング回路の端子Ｉ
Ｎ２には受信データａが入力される。

また、本リタイミング回路では、端子ＩＮＩに入力され
る内部タイミングｂと端子ＩＮ２に入力される受信デー
タａとの位相差に重み付けを行い、その出力である端子
ＯＵＴの信号ｎを図示せぬ分周器で分周し、これを端子
ＩＮ１にフィードバックするように制御を行っている。

かかる制御を行うため、まず最初に、遅延量検出回路８
で内部タイミングｂと受信データａとの位相差を求める
。その位相差Ｃはビット変換回路９に入力される。

ビット変換回路９では、位相差Ｃを発振器１からのクロ
ックｐで打抜き、ディジタルデータＸに置換える。例え
ば、第７図に示されている位相差Ｃをクロックｐで打抜
く場合には、ディジタルデータＸは“５１となる。

第２図に戻り、ディジタルデータの値Ｘは比較回路１０
に入力され、数種類の基準値との比較が行われる。そし
て、その比較結果に対応するパルス幅の信号が重み付は
回路１１に入力される。

例えば、基準値を１．５．１０の３種類とすれば、第５
図（ａ）の表に示されているように、ビット変換回路９
において置換えられたディジタルデータの値Ｘが１．５
．１０の３つの基準値のどの間にあるのかが判定される
。その判定結果が同図（ａ）のＡ−Ｄであれば、それに
対応する同図（ｂ）のＡ−Ｄのパルス幅の信号が重み付
は回路１１に入力されるのである。

第２図に戻り、−時記憶回路５は、受信データａ又は内
部タイミングｂを一時記憶保持するものであり、第６図
に示されているような入出力端子を有している。つまり
、データ入力端子に内部タイミングｂが入力され、クロ
ック端子に受信データａが入力されることとなり、いず
れか先に立上った方の信号が“１”、遅い方が“０”に
保持される。よって、内部タイミングｂに対応する出力
ｄ及び受信データａに対応する出力ｅは、必ず一方が“
１”、他方が“０°として送出される。なお、この−時
記憶回路には、周知のフリップフロップが用いられ、第
２図中の他の一時記憶回路の入出力端子の配置も同様で
ある。

第２図に戻り、重み付は回路１１においては、−時記憶
回路５で保持された内部タイミングｂ及び受信データａ
のうちの位相が進んでいる方、すなわち先に立上った方
に、比較回路１０からの信号のパルス幅に対応して重み
付けがなされる。この重み付は回路１１では、比較回路
１０からの所定パルス幅の信号を、ビット変換回路９と
同様にクロックｐで打抜き、信号ｆ又はｇに置換えると
いう重み付は処理が行゛われる。つまり、比較回路１０
からの信号のパルス幅、すなわち位相差に応じた重み付
けがなされることになる。

重み付は処理後の信号ｆ及びｇは可逆計数器（アップ／
ダウンカウンタ）６に入力される。この可逆計数器６は
、重み付は処理により付加された信号のパルス数を計数
するものであり、重み付は回路１１の出力信号ｆのパル
ス数に応じてカウントアツプし、出力信号ｇのパルス数
に応じてカウントダウンする。そして、その計数値が所
定値に達したときにナンド回路１４のナンド条件が成立
する。本例のナンド回路１４は、入力数が３、すなわち
３ビツトであるため、計数値が“７”（２進数では“１
１１”）のときにナンド条件が成立するのである。なお
、可逆計数器６は一時記憶回路２により、リセットされ
る。

ここで、ナンド回路１４のナンド条件を強制的に成立さ
せるために設けられているのが、切換器７である。この
切換器７の３本の出力は可逆計数器６の３本の出力の各
々に対応しており、各々対応するビットの値を強制的に
“１″にすることができる。つまり、この切換器７の設
定値により、パルス削除処理又はパルス追加処理を行う
開度を決定することができるのである。

例えば、計数値が“３”　（２進数では“０１１”）の
ときにナンド条件を成立させたい場合は、３ビットの出
力の最上位ビットが常に“１゛となるように切換器７を
設定しておけば良い。こうすることにより、計数値が３
＠になると、ナンド回路１４の入力値は“１１１”　　
（２進数）となり、ナンド条件が成立して出力ｍが“０
゛になるのである。

なお、可逆計数器の計数値が所定値に達したときに始め
てナンド条件が成立するように構成されているため、上
述の例では出力信号ｆのパルス数によりカウントアツプ
され、出力信号ｇのパルス数によりカウントダウンされ
つつ、計数値が上昇し、計数値が“３″になって始めて
ナンド条件が成立するのである。

ナンド回路１４のナンド条件が成立すると、パルス削除
処理又はパルス追加処理が行われる。以下、内部タイミ
ングｂが受信データａより進んでいる場合と、受信デー
タａが内部タイミングｂより進んでいる場合とに分けて
回路各部の動作を説明する。

（１）内部タイミングｂが受信データａより進んでいる
場合 まず上述のように内部タイミングｂと受信データａとの
位相差Ｃを、ビット変換回路９においてクロックｐで打
抜き、それをディジタルデータＸに変換する。そのディ
ジタルデータＸを比較回路１０で数種類の基準値と比較
し、比較結果に対応したパルス幅の信号が重み付は回路
１１に与えられる。重み付は回路１１では、さらにその
信号のパルス幅をクロックｐで打抜く。

ここで、第３図のタイムチャートを参照すると、進んで
いる内部タイミングｂに対応する一時記憶回路５の出力
ｄに、重み付は回路１１で打抜いた結果が付加され、出
力信号ｆは図のようにパルスが付加された波形となる。

この出力信号ｆにより、可逆計数器６の計数値がカウン
トアツプされ、ナンド回路１４のナンド条件が成立する
と、その出力ｍが一時記憶回路２のプリセット端子に入
力される。すると、そのデータ出力りは“１”になり、
−時記憶回路３のクリア状態は解除され、データ出力ｊ
は“０”になる（■）。これにより、−時記憶回路４は
一時的にクリア状態になり、そのデータ出力ｌは０”に
なる（■）。

ところが、このデータ出力ｌをデータ入力とする一時記
憶回路３のデータ出力ｊは次のクロックで“１”になり
、これによって−時記憶回路２のデータ出力りは“０”
になる（■）。

以上の一時記憶回路２．３及び４の動作においては、−
時記憶回路３のデータ出力「が“１”になるときがある
が、−時記憶回路５の出力ｅは常に“０”である。よっ
て、ナンド回路１５の出力ｑは常に“１”となる。

さらに、このナンド回路１５の出力ｑ及び−時記憶回路
４のデータ出力ｋを入力とするナンド回路１６は、−時
記憶回路４がクリア状態なったとき、その出力ｎが“０
１となる。よって、その“０”の期間により、パルスが
削除されるのである。以上がパルス削除処理である。

パルス削除処理が行われると、出力ｎの周波数が下がる
。この出力ｎを図示せぬ分周器で分周すると、その分周
後の信号、すなわち内部タイミングｂの周波数が下がる
。よって、内部タイミングｂのパルス幅が大きくなり、
内部タイミングｂを受信データａの立上リタイミングに
追随することができるのである。

（２）受信データａが内部タイミングｂより進んでいる
場合 まず上述のように内部タイミングｂと受信データａとの
位相差Ｃを、ビット変換回路９においてクロックｐで打
抜き、それをディジタルデータＸに変換する。そのディ
ジタルデータＸを比較回路１０で数種類の基準値と比較
し、比較結果に対応したパルス幅の信号が重み付は回路
１１に与えられる。重み付は回路１１では、さらにその
信号のパルス幅をクロックｐで打抜く。

ここで、第４図のタイムチャートを参照すると、進んで
いる受信データａのに対応する一時記憶回路５の出力ｅ
に、重み付は回路１１で打抜いた結果が付加され、出力
信号ｇは図のようパルスが付加された波形となる。

この出力信号ｇにより、可逆計数器６の１１数値がカウ
ントアツプされ、ナンド回路１４のナンド条件が成立す
ると、その出力ｍが一時記憶回路２のプリセット端子に
入力される。すると、そのデータ出力りは“１”になり
、−時記憶回路３のクリア状態は解除され、データ出力
ｊは“０”になる（■）。これにより、−時記憶回路４
は一時的にクリア状態になり、そのデータ出力ｇは“０
”になる（■）。

ところが、このデータ出力ｇをデータ入力とする一時記
憶回路３のデータ出力ｊは次のクロックで“１”になり
、これによって−時記憶回路２のデータ出力りは０”に
なる。

以上の一時記憶回路２．３及び４の動作においては、−
時記憶回路３のデータ出力「が“１”になるときがあり
、−時記憶回路５の出力ｅは常に“１“であるため、よ
ってナンド回路１５の出力ｑが′０″となるときがある
。

さらに、このナンド回路１５の出力ｑ及び−時記憶回路
４のデータ出力ｋを入力とするナンド回路１６は、−時
記憶回路４がクリア状態であるとき、ナンド回路１５の
出力ｑが“０”になると、その、出力ｎが“１”になる
（■）。よって、この出力ｎが“１”になる期間により
、パルスが追加されるのである。以上がパルス追加処理
である。

パルス追加処理が行われると、出力ｎの周波数が上がる
。この出力ｎを図示せぬ分周器で分周すると、その分周
後の信号、すなわち内部タイミングｂの周波数が上がる
。よって、内部タイミングｂのパルス幅が小さくなり、
内部タイミングｂを受信データａの立上リタイミングに
追随することができるのである。

しかし、上述した従来のリタイミング回路では、可逆計
数器の計数値が所定値を越えた場合にパルス削除処理又
はパルス追加処理を行っており、内部タイミングに対す
る受信データの遅延状態が連続発生して所定値を越えた
場合であっても、計数値がアップ・ダウンを繰返しなが
ら所定値を越えた場合と同等区別なく処理が行われてし
まうという欠点があった。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は、より有効にパルス削除処理又
はパルス追加処理を行うことができるリタイミング回路
を提供することである。

発明の構成 本発明によるリタイミング回路は、受信データの変化タ
イミングと装置の内部クロックの変化タイミングとの位
相差を検出する検出手段と、この検出結果に応じて前記
内部クロックの変化タイミングを調整するタイミング調
整手段とを有するリタイミング回路であって、前記検出
手段による位相差の検出結果が所定回数連続して同一の
符号であるとき、前記タイミング調整手段による変化タ
イミングの調整を行うように制御するタイミング調整制
御手段を有することを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるリタイミング回路の一実施例の構
成を示すブロック図であり、第２図と同等部分は同一符
号により示されている。図において、本発明の一実施例
によるリタイミング囲路が第２図と異なる点は、計数器
１２及び比較回路１３を追加した点である。

まず、比較回路１０においては、第２図の従来例と同様
に、ディジタルデータＸが数種類の基準値と比較される
。その比較動作において、位相差の符号の連続状態が判
断される。例えば、受信データより内部タイミングの方
が遅延している状態を“＋”、内部タイミングより受信
データの方が遅延している状態を“−とすると、その“
＋”又は　−の連続する回数が計数器１２に出力される
。

計数器１２では、その“＋”又は　−“の連続する回数
が計数される。そして、比較回路１３では、その計数値
と予め定められた基準値とが比較される。位相差の同符
号状態の回数が基準値に達すると、所定のパルス幅の信
号が比較回路１３から出力され、重み付は回路１１に入
力される。

つまり、計数器１２及び比較回路１３は、内部タイミン
グと受信データと位相差の同符号状態が所定回数以上連
続したとき、すなわち、内部タイミングと受信データと
の位相が偏ってずれているときに重み付けを行うために
設けられているのである。

重み付は回路１１においては、まず比較回路１０の出力
信号と比較回路１３の出力信号とのパルス幅同士を加え
、その加えた後の信号のパルス幅をクロックｐで打抜き
、信号ｆ又はｇに置換えるという重み付は処理を行うの
である。

つまり、第２図の従来のリタイミング回路では、位相差
の符号の状態を考慮せず、計数されていたのに対し、本
実施例では内部タイミングと受信データとの位相差の符
号が同じ状態で連続する回数が所定値を越えたとき、可
逆計数器において、より重みを付けて計数されるのであ
る。これにより、内部タイミングと受信データとの位相
が偏ってずれている場合には、可逆計数器の計数値が早
期に所定値に達するため、より早くパルス削除処理又は
パルス追加処理が行われ、内部タイミングのジッタを低
く抑えることができるのである。

なお、本実施例においては、比較回路１０及び比較回路
１３の両比較結果に応じて重み付けをしているが、比較
回路１３のみの比較結果に応じて重み付けをしても、よ
り早くパルス削除処理又はパルス追加処理が行われるこ
とは明らかである。

発明の詳細 な説明したように本発明は、内部タイミングと受信デー
タとの位相差の符号が同じ状態で連続する回数を考慮し
、より早くパルス削除処理又はパルス追加処理が行うこ
とにより、内部タイミングのジッタを低く抑えることが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例にょろリタイミング回路の構成
を示すブロック図、第２図は従来のリタイミング回路の
構成を示すブロック図、第３図は内部タイミングが受信
データより進んでいる場合のタイムチャート、第４図は
内部タイミングが受信データより遅れている場合のタイ
ムチャート、第５図（ａ）は重み付は回路における基準
値の例を示す表、第５図（ｂ）は同図（ｂ）の基準値に
対応するパルス幅の例を示す波形図、第６図は一時記憶
回路の各入出力端子の配置図、第７図はビット変換回路
におけるビット変換処理の概念図である。 主要部分の符号の説明 １・・・・・・発振器 ２．３．４．５・・・・・・−時記憶回路６・・・・・
・可逆計数器 ８・・・・−・遅延量検出回路 ９・・・・・・ビット変換回路 １０．１３・・・・・・比較回路 １１・・・・・・重み付は回路 １２・・・・・・計数回路 第２図

Claims (1)

【特許請求の範囲】
1. （１）受信データの変化タイミングと装置の内部クロッ
   クの変化タイミングとの位相差を検出する検出手段と、
   この検出結果に応じて前記内部クロックの変化タイミン
   グを調整するタイミング調整手段とを有するリタイミン
   グ回路であって、前記検出手段による位相差の検出結果
   が所定回数連続して同一の符号であるとき、前記タイミ
   ング調整手段による変化タイミングの調整を行うように
   制御するタイミング調整制御手段を有することを特徴と
   するリタイミング回路。