JPH04335165A - ピークホールド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ピークホールド回路に
関し、特に、集積回路に適した回路構成のピークホール
ド回路に関する。

【０００２】

【従来の技術】従来のピークホールド回路は、例えば図
３のように構成されている。図３において２１は差動増
幅回路、２２はダイオード、２３は電圧保持用の容量、
２４はエミッタフォロワ回路を構成するＮＰＮトランジ
スタ、２５はエミッタフォロワ回路をバイアスする定電
流源、２６は入力端子、２７は出力端子である。出力端
子２７に出力されている電圧より高い電圧が入力端子２
６に加えられたとすると、差動増幅回路２１の出力が上
昇し、ダイオード２２が導通し、出力端子２７の出力電
圧が入力端子２６と等しくなるまで容量２３が充電され
る。その後入力端子２６の入力電圧が下降すると、差動
増幅回路２１の出力が下降し、ダイオード２２は非導通
となり、出力端子２７の出力は先に出力した最高電圧が
保持される。この時差動増幅回路２１の出力は最低電圧
まで振り切れる。従って、再び出力端子２７に出力され
ている電圧より高い電圧が入力端子２６に加えられたと
すると、差動増幅回路２１の出力が振り切れているため
に、内部の寄生容量に充放電して差動増幅回路２１とし
て動作領域に達するまでの時間が余分に必要となり、出
力端子２７の出力の時間的応答が遅くなるという課題が
ある。

【０００３】ＮＰＮトランジスタ２４の代わりにＮチャ
ネルＭＯＳトランジスタ３４を用いた図４の如きピーク
ホールド回路も知られているが、出力端子２７の出力の
時間的応答が遅くなるという課題があることにはかわり
はない。

【０００４】上記課題を改良した従来のピークホールド
回路として、たとえば図５に示す回路が知られている。 図５において２１は差動増幅回路、２２はダイオード、
２３は電圧保持用の容量、２４は出力バッファ用の差動
増幅回路、３５はダイオード、３６は抵抗、２６は入力
端子、２７は出力端子である。出力端子２７に出力され
ている電圧より高い電圧が入力端子２６に加えられたと
すると、差動増幅回路２１の出力が上昇し、ダイオード
２２が導通し、出力端子２７の出力電圧が入力端子２６
と等しくなるまで容量２３が充電される。この時ダイオ
ード３５は非導通となっている。その後入力端子２６の
入力電圧が下降すると、差動増幅回路２１の出力が下降
し、ダイオード２２は非導通となり、出力端子２７の出
力は先に出力した最高電圧が保持される。一方差動増幅
回路２１の出力が下降するためにダイオード３５が導通
し、差動増幅回路２１の反転入力端子の電圧が入力端子
２６と等しくなるまで出力電圧が下降する。その後再び
出力端子２７に出力されている電圧より高い電圧が入力
端子２６に加えられたとすると、差動増幅回路２１はダ
イオード３５を通して局所的な帰還ループが形成されて
いたためにすでに差動増幅回路としての動作領域にあり
、余分な時間を費やすことなくスムーズに出力電圧が上
昇する。従って、出力端子２７の出力は充分に早い時間
的応答を示す。しかしながら、図３〜図５に示したいず
れのピークホールド回路もＰＮ接合を利用したダイオー
ドを使用している。従って、ＭＯＳＬＳＩのプロセスを
使用してピークホールド回路を集積化しようとした場合
に、これらのピークホールド回路は適用できないという
課題がある。

【０００５】ＭＯＳＬＳＩのプロセスに適した従来のピ
ークホールド回路としては図６に示す回路がある。図６
において２１は差動増幅回路、３２はソースフォロワ回
路を構成するＮチャネルＭＯＳトランジスタ、２５はソ
ースフォロワトランジスタを駆動する定電流源、４４は
電圧保持用の容量、２６は入力端子、２７は出力端子で
ある。出力端子２７に出力されている電圧より高い電圧
が入力端子２６に加えられたとすると、差動増幅回路２
１の出力が上昇し、出力端子２７の出力電圧が入力端子
２６と等しくなるまで容量４４が充電される。その後入
力端子２６の入力電圧が下がると、差動増幅回路２１の
出力が下降し、ＮチャネルＭＯＳトランジスタ３２は非
導通となり、出力端子２７の出力は先に出力した最高電
圧が保持される。この時差動増幅回路２１の出力は最低
電圧まで振り切れる。従って、再び出力端子２７に出力
されている電圧より高い電圧が入力端子２６に加えられ
たとすると、差動増幅回路２１の出力が振り切れている
ために、内部の寄生容量に充放電して差動増幅回路とし
ての動作領域に達するまでの時間が余分に必要となり、
出力端子２７の出力の時間的応答が遅くなるという課題
が生ずるのは図３、図４の例と同様である。また、最高
電圧を保持している間は容量４４に蓄積されている電荷
は定電流源２５によって放電されるために、必要とする
データ保持時間との兼ね合いで容量４４の容量値と定電
流源２５の電流値とを定めなければならない。通常ＬＳ
Ｉに集積化できる容量は高々１００ｐＦ程度であるため
に、たとえば１ｍｓで０．１Ｖ以内の放電まで許容でき
るものとすれば、定電流源２５の電流値は１０ｎＡ以下
に抑えなければならない。

【０００６】一方ソースフォロワ回路はその負荷容量Ｃ
Ｌ　と出力トランジスタのｇｍとの比、ｇｍ／ＣＬ　の
点に極を生じるので、差動増幅回路２１とソースフォロ
ワ回路３２で構成されるループの位相余裕を確保し安全
性を保つためには、ｇｍ／ＣＬ　に生じる極をできるだ
け高くしなければならない。すなわち、バイアス電流が
微小であるという制約のもとで大きな負荷容量ＣＬ　に
対して充分に大きなｇｍを確保するには、ソースフォロ
ワトランジスタのＷ／Ｌ、すなわちチャネル幅／チャネ
ル長比を非常に大きく取らねばならない。そうすると、
ソースフォロワトランジスタに付随する寄生容量も大き
くなるために、差動増幅回路の出力インピーダンスとの
間で第３の極が形成され、ループの安定性の確保がさら
に困難となる。

【０００７】

【発明が解決しようとする課題】以上をまとめると、従
来のピークホールド回路では、第一に時間的応答が遅い
、第二にＭＯＳＬＳＩの製造プロセスでは実現できない
、第三にループの安定性の確保が困難であるとの３つの
課題があり、図３〜図６に示すいずれのピークホールド
回路もこれら３つの課題の内のいずれかが該当するとい
うことがわかった。

【０００８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規なピー
クホールド回路を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成する為に
、本発明に係るピークホールド回路は、演算増幅回路と
、第１のソースフォロワ回路または第１のエミッタフォ
ロワ回路と、前記第１のソースフォロワ回路または第１
のエミッタフォロワ回路の出力を常に前記演算増幅回路
の入力に帰還する帰還部と、前記演算増幅回路の出力の
ピーク電圧を保持する容量と、前記容量を駆動する第２
のソースフォロワ回路または第２のエミッタフォロワ回
路を備えて構成される。

【００１０】

【実施例】次に本発明に係るピークホールド回路をその
好ましい各実施例について図面を参照して具体的に説明
する。

【００１１】図１は本発明によるピークホールド回路の
一実施例を示す回路構成図である。

【００１２】図１において、参照番号１は差動増幅回路
、２、４はソースフォロワ回路を形成するＮチャネルＭ
ＯＳトランジスタ、３、５はソースフォロワ回路のバイ
アス用ＮチャネルＭＯＳトランジスタ、６は電圧保持用
の容量、７は入力端子、８は出力端子、９はバイアス電
圧入力端子をそれぞれ示している。

【００１３】図１を参照するに、出力端子８に出力され
ている電圧より高い電圧が入力端子７に加えられたとす
ると、差動増幅回路１の出力が上昇し、出力端子８の出
力電圧が入力端子７と等しくなるまで容量６が充電され
る。その後入力端子７の入力電圧が下がると、差動増幅
回路１の出力が下降し、ＮチャネルＭＯＳトランジスタ
４は非導通となり、出力端子８の出力は先に出力した最
高電圧が保持される。

【００１４】一方、差動増幅回路１とソースフォロワ回
路２で構成されるループは、入力端子７の入力電圧の下
降に対してもループの形成を維持したまま入力電圧に追
髄する。従って、再び出力端子８に出力されている電圧
より高い電圧が入力端子７に加えられたとしても、差動
増幅回路１の出力は余分な時間を費やすことなくスムー
ズに上昇するので、出力端子８の出力は充分に早い時間
的応答を示す。

【００１５】また帰還ループを形成するソースフォロワ
回路と、ピーク電圧保持用のソースフォロワ回路を分離
しているために、帰還ループを形成するソースフォロワ
回路につく負荷容量を寄生容量のみにとどめることがで
き、さらにトランジスタ２のバイアス電流とＷ／Ｌをト
ランジスタ４のそれのＮ倍に設定することにより、ピー
ク電圧入力時の入力と出力電圧の一致を図りながら、帰
還ループを形成するソースフォロワ回路のｇｍをＮ倍に
増加させる事ができる。その結果、ソースフォロワ回路
の極を比較的容易に高くすることができ、ループの安定
化を図る事ができる。また、ＭＯＳＬＳＩの製造プロセ
スで問題なく製造できることは言うまでもない。

【００１６】本発明によるピークホールド回路の第２の
実施例を第２図に示す。

【００１７】図２を参照するに、図２に示された第２の
実施例は図１の回路のソースフォロワ回路を、パイポー
ラトランジスタを用いたエミッタフォロワ回路に変更し
たものである。図２の回路においても、図１の回路と同
様に早い応答時間とループの安定性が保たれている事は
自明である。また図５に示した従来例と比較しても少な
い素子数で同等の特性が得られるという長所がある。

【００１８】図１、図２に示した実施例は帰還部をボル
テージフォロワで構成した例であったが、任意の増幅率
を有する非反転増幅回路としても、同様の効果を有する
ピークホールド回路を構成することができる。さらに、
任意の増幅率を有する反転増幅回路とすれば、入力電圧
の最小値を保持するピークホールド回路とすることがで
きる。

【００１９】

【発明の効果】以上説明したように、本発明に係るピー
クホールド回路によれば、演算増幅回路と、第１のソー
スフォロワ回路または第１のエミッタフォロワ回路と、
前記第１のソースフォロワ回路または第１のエミッタフ
ォロワ回路の出力を常に前記演算増幅回路の入力に帰還
する帰還部と、前記演算増幅回路の出力のピーク電圧を
保持する容量と、前記容量を駆動する第２のソースフォ
ロワ回路または第２のエミッタフォロワ回路を備えるこ
とにより、時間的応答が速く、ループの安定性の確保が
容易で、ＭＯＳＬＳＩの製造プロセスでも実現できると
いう効果が得られる。

【図面の簡単な説明】

【図１】本発明による第１の一実施例を示す回路構成図
である。

【図２】本発明による第２の実施例を示す回路構成図で
ある。

【図３】従来技術を示す回路図である。

【図４】従来技術を示す回路図である。

【図５】従来技術を示す回路図である。

【図６】従来技術を示す回路図である。

【符号の説明】

１、２１、３４…差動増幅回路 ２、４…ソースフォロワ回路を形成するＮチャネルＭＯ
Ｓトランジスタ ６、２３、４４…電圧保持用の容量 ７、２６…入力端子 ８、２７…出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　演算増幅回路の出力を第１のソースフ
   ォロワ回路の入力に接続し、前記第１のソースフォロワ
   回路の出力を前記演算増幅回路の入力に帰還する帰還部
   を備え、前記演算増幅回路の出力を第２のソースフォロ
   ワ回路の入力に接続し、前記第２のソースフォロワ回路
   の出力にピーク電圧を保持する容量を接続した事を特徴
   とするピークホールド回路。
2. 【請求項２】　　演算増幅回路の出力を第１のエミッタ
   フォロワ回路の入力に接続し、前記第１のエミッタフォ
   ロワ回路の出力を前記演算増幅回路の入力に帰還する帰
   還部を備え、前記演算増幅回路の出力を第２のエミッタ
   フォロワ回路の入力に接続し、前記第２のエミッタフォ
   ロワ回路の出力にピーク電圧を保持する容量を接続した
   事を特徴とするピークホールド回路。