JPH04335454A - 主記憶装置の初期診断方式 - Google Patents
主記憶装置の初期診断方式Info
- Publication number
- JPH04335454A JPH04335454A JP3106250A JP10625091A JPH04335454A JP H04335454 A JPH04335454 A JP H04335454A JP 3106250 A JP3106250 A JP 3106250A JP 10625091 A JP10625091 A JP 10625091A JP H04335454 A JPH04335454 A JP H04335454A
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- JP
- Japan
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- storage device
- main memory
- main storage
- early stage
- memory device
- Prior art date
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- Pending
Links
- 238000003745 diagnosis Methods 0.000 claims abstract description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の立ち上げ
時に行なう主記憶装置の初期診断方式に関する。
時に行なう主記憶装置の初期診断方式に関する。
【０００２】
【従来の技術】従来、この種の初期診断方式では、上位
ホストからファームウェアを使用して存在する主記憶装
置の全アドレスに対して、書き込みデータと、読み出し
データの比較を実行して、主記憶装置の初期診断を行っ
ていた。
ホストからファームウェアを使用して存在する主記憶装
置の全アドレスに対して、書き込みデータと、読み出し
データの比較を実行して、主記憶装置の初期診断を行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の主記憶
装置の初期診断方式では、上位ホストが主記憶装置の全
アドレスに対して書き込み動作後、読み出し動作を行な
い、データを比較して初期診断を行なっていたので、存
在する主記憶装置の容量が大きい場合は初期診断動作の
みで時間がかかる上に、その間、上位ホストは主記憶装
置の初期診断しか行なえず、占有されてしまう欠点があ
った。
装置の初期診断方式では、上位ホストが主記憶装置の全
アドレスに対して書き込み動作後、読み出し動作を行な
い、データを比較して初期診断を行なっていたので、存
在する主記憶装置の容量が大きい場合は初期診断動作の
みで時間がかかる上に、その間、上位ホストは主記憶装
置の初期診断しか行なえず、占有されてしまう欠点があ
った。
【０００４】
【課題を解決するための手段】本発明の主記憶装置に初
期診断方式は、テストモード時の記憶素子に４ビット並
列に書き込みおよび読み出しを行う入出力回路と、並列
に読み出した４ビットがすべて真であれば真を出力し、
偽であれば偽を出力するデータチェック回路を有する主
記憶装置と、主記憶装置初期診断信号を入力して前記主
記憶装置をテストモードで起動して診断を行う主記憶装
置制御信号発生回路とを有している。
期診断方式は、テストモード時の記憶素子に４ビット並
列に書き込みおよび読み出しを行う入出力回路と、並列
に読み出した４ビットがすべて真であれば真を出力し、
偽であれば偽を出力するデータチェック回路を有する主
記憶装置と、主記憶装置初期診断信号を入力して前記主
記憶装置をテストモードで起動して診断を行う主記憶装
置制御信号発生回路とを有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例が適用される情報
処理装置１の主要ブロック図である。情報処理装置１は
、主記憶装置２、主記憶制御信号発生回路３、上位ホス
ト４を備え、主記憶装置初期診断信号５が入力される。
処理装置１の主要ブロック図である。情報処理装置１は
、主記憶装置２、主記憶制御信号発生回路３、上位ホス
ト４を備え、主記憶装置初期診断信号５が入力される。
【０００７】主記憶装置２は４Ｍワード×１ｂｉｔで構
成されている。図２はこの４Ｍワード×１ｂｉｔＤＲＡ
Ｍ１２の内部構成図であり、入力バッファ６、出力バッ
ファ７、入出力バッファ８、データチェック回路９、テ
ストモードけ検出回路１０、記憶素子１１から構成され
ている。
成されている。図２はこの４Ｍワード×１ｂｉｔＤＲＡ
Ｍ１２の内部構成図であり、入力バッファ６、出力バッ
ファ７、入出力バッファ８、データチェック回路９、テ
ストモードけ検出回路１０、記憶素子１１から構成され
ている。
【０００８】４Ｍワード×１ｂｉｔＤＲＡＭ１２は、テ
ストモード検出回路１０がテストモードを検出すると、
１０２４Ｋ×４ｂｉｔ動作を始める。すなわち、データ
書き込み動作時は、入力バッファ６を経由して、入出力
バッファ８に入力される。入出力バッファ８では、入力
されたデータを各々並列に記憶素子１１内部の４ｂｉｔ
に対して書き込みを行なう。また、テストモード時の読
み出し動作では、記憶素子１１から各々並列に４ｂｉｔ
読み出しを行ない、データチェック回路９へ格納される
。データチェック回路９では、格納された４ｂｉｔデー
タがすべて、“真”であれば、“真”を、すべて“偽”
であれば“偽”を出力バッファ７を経由して出力する。 すなわち、１回の書き込み動作、１回の読み出し動作で
記憶素子１１の４ｂｉｔ分の診断がおこなえる。
ストモード検出回路１０がテストモードを検出すると、
１０２４Ｋ×４ｂｉｔ動作を始める。すなわち、データ
書き込み動作時は、入力バッファ６を経由して、入出力
バッファ８に入力される。入出力バッファ８では、入力
されたデータを各々並列に記憶素子１１内部の４ｂｉｔ
に対して書き込みを行なう。また、テストモード時の読
み出し動作では、記憶素子１１から各々並列に４ｂｉｔ
読み出しを行ない、データチェック回路９へ格納される
。データチェック回路９では、格納された４ｂｉｔデー
タがすべて、“真”であれば、“真”を、すべて“偽”
であれば“偽”を出力バッファ７を経由して出力する。 すなわち、１回の書き込み動作、１回の読み出し動作で
記憶素子１１の４ｂｉｔ分の診断がおこなえる。
【０００９】図１に示す情報処理装置１では、立ち上げ
時、主記憶装置初期診断信号５が“真”になる。上位ホ
スト４は、主記憶装置２の初期診断を行なう為に、主記
憶装置制御信号発生回路３に対して、書き込み動作命令
と読み出し動作命令を実行する。主記憶装置制御信号発
生回路３では、上位ホスト４からの命令を実行する際、
主記憶装置初期診断信号５が“真”であることをモニタ
すると、テストモードを起動しながら、主記憶装置２の
診断を行なう。上位ホスト４は、１回分の診断命令を実
行しても主記憶装置２では、４回分の診断が行えている
ので、上位ホスト４は主記憶装置２の存在する全アドレ
スの４分の１に対して診断命令を実行すればよい。主記
憶装置初期診断信号５は、主記憶装置２の診断終了後“
偽”になる。
時、主記憶装置初期診断信号５が“真”になる。上位ホ
スト４は、主記憶装置２の初期診断を行なう為に、主記
憶装置制御信号発生回路３に対して、書き込み動作命令
と読み出し動作命令を実行する。主記憶装置制御信号発
生回路３では、上位ホスト４からの命令を実行する際、
主記憶装置初期診断信号５が“真”であることをモニタ
すると、テストモードを起動しながら、主記憶装置２の
診断を行なう。上位ホスト４は、１回分の診断命令を実
行しても主記憶装置２では、４回分の診断が行えている
ので、上位ホスト４は主記憶装置２の存在する全アドレ
スの４分の１に対して診断命令を実行すればよい。主記
憶装置初期診断信号５は、主記憶装置２の診断終了後“
偽”になる。
【００１０】
【発明の効果】以上説明したように本発明は、４ワード
×１ｂｉｔＤＲＡＭのテストモードを使用して、主記憶
装置の初期診断時間を通常の４分の１に短縮することが
可能で、情報処理装置の立上げ時間を短くする効果があ
る。
×１ｂｉｔＤＲＡＭのテストモードを使用して、主記憶
装置の初期診断時間を通常の４分の１に短縮することが
可能で、情報処理装置の立上げ時間を短くする効果があ
る。
【図１】本発明の一実施例が適用される情報処理装置の
主要部のブロック図である。
主要部のブロック図である。
【図２】主記憶装置２の内部の構成を示すブロック図で
ある。
ある。
１ 情報処理装置
２ 主記憶装置
３ 主記憶装置制御信号発生回路４ 上位
ホスト ５ 主記憶装置初期診断信号 ６ 入力バッファ ７ 出力バッファ ８ 入出力バッファ ９ データチェック回路 １０ テストモード検出回路 １１ 記憶素子
ホスト ５ 主記憶装置初期診断信号 ６ 入力バッファ ７ 出力バッファ ８ 入出力バッファ ９ データチェック回路 １０ テストモード検出回路 １１ 記憶素子
Claims (1)
- 【請求項１】 テストモード時に記憶素子に４ビット
並列に書き込みおよび読み出しを行う入出力回路と、並
列に読み出した４ビットがすべて真であれば真を出力し
、偽であれば偽を出力するデータチェック回路を有する
主記憶装置と、主記憶装置初期診断信号を入力して前記
主記憶装置をテストモードで起動して診断を行う主記憶
装置制御信号発生回路とを含むことを特徴とする主記憶
装置の初期診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106250A JPH04335454A (ja) | 1991-05-13 | 1991-05-13 | 主記憶装置の初期診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106250A JPH04335454A (ja) | 1991-05-13 | 1991-05-13 | 主記憶装置の初期診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335454A true JPH04335454A (ja) | 1992-11-24 |
Family
ID=14428859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3106250A Pending JPH04335454A (ja) | 1991-05-13 | 1991-05-13 | 主記憶装置の初期診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335454A (ja) |
-
1991
- 1991-05-13 JP JP3106250A patent/JPH04335454A/ja active Pending
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