JPH04335576A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に係わり、
特にゲ−ト絶縁膜の膜厚を電気的に変えられるＭＯＳＦ
ＥＴに関する。

【０００２】

【従来の技術】一つの半導体集積回路装置内に、ゲ−ト
絶縁膜の厚さが異なったＭＯＳＦＥＴを集積することは
、ゲ−ト電極に印加される電位が複数あったり、また回
路マ−ジンを向上させるために要求されることがある。 同一基板上に、膜厚が異なったゲ−ト絶縁膜を形成する
方法としては、次のようなものがある。

【０００３】例えば、基板の表面を酸化してゲ−ト酸化
膜を得た後、ゲ−ト酸化膜を厚くしたい領域のみレジス
トで覆い、レジストで覆われていない部分のゲ−ト酸化
膜を除去し、次いで、そのレジストを除去してから、再
度、基板を酸化して、ゲ−ト酸化膜を除去した部分と、
除去していない部分とで膜厚の異なったゲ−ト酸化膜を
得るという、所謂“２度酸化法”がある。その他として
は、基板上に第１のゲ−ト酸化膜を形成して、さらに第
１のゲ−ト酸化膜上に第１のゲ−ト電極を形成し、その
後、厚いゲ−ト酸化膜を形成したい部分の基板上から、
第１のゲ−ト電極を構成した導電層等を除去して、第１
のゲ−ト酸化膜より厚い第２のゲ−ト酸化膜を基板上に
形成し、さらに第２のゲ−ト電極を第２のゲ−ト酸化膜
の上に形成するという、所謂“２度ゲ−ト電極加工法”
がある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような２度酸化法や、２度ゲ−ト電極加工法では、次の
ような問題がある。

【０００５】まず、２度酸化法にあっては、ゲ−ト酸化
膜上に直接レジストが乗るため、レジストが含んでいる
重金属等の有害な不純物を、ゲ−ト酸化膜が取り込んで
しまう。これによれば、酸化膜の信頼性が悪化する。

【０００６】また、２度ゲ−ト電極加工法にあっては、
ゲ−ト酸化膜を２度、ゲ−ト電極を２度それぞれ形成し
なければならない。これによれば、半導体集積回路装置
の製造工程が複雑になってしまう。

【０００７】この発明は上記のような点に鑑みて為され
たもので、その目的は、簡単に、かつゲ−ト絶縁膜の信
頼性を損なうことなく、同一基板上に、異なる膜厚のゲ
−ト絶縁膜を得られる半導体装置を提供することにある
。

【０００８】

【課題を解決するための手段】この発明の半導体装置は
、半導体基板と、この基板上に形成されたゲ−ト絶縁膜
と、このゲ−ト絶縁膜上に形成されたポリシリコンをゲ
−ト電極として用い、このポリシリコン中に、前記ゲ−
ト絶縁膜下で前記基板中に誘起されるキャリアと同じ導
電型で、不純物濃度が少なくとも２種類以上あり、実際
の動作電圧下で空乏層が拡がる領域を有する第１のゲ−
ト電極と、空乏層が拡がらない第１のゲ−ト電極よりも
ポリシリコン中に高い不純物濃度を有し、空乏層が拡が
らない第２のゲ−ト電極と、を具備することを特徴とす
る。

【０００９】さらに、ゲ−ト電極のうち、最も薄い濃度
のものでも縮退状態にあるようにし、第１、第２のゲ−
ト電極のそれぞれの仕事関数を一定としたことを特徴と
する。

【００１０】また、その他の態様の半導体装置は、ゲ−
トをワ−ド線に接続し、チャネルのキャリアと同じ導電
型で、実際の動作電圧下で空乏層が拡がる領域を有する
第１の不純物濃度のゲ−ト電極で構成された第１、第２
のトランスファゲ−トトランジスタと、第１のトランス
ファゲ−トトランジスタのソ−ス／ドレインの一方に接
続された第１のビット線と、第２のトランスファゲ−ト
トランジスタのソ−ス／ドレインの一方に接続された第
２のビット線と、一端、他端を有し、一端を第１の電源
に接続し、他端を前記第１のトランスファゲ−トトラン
ジスタのソ−ス／ドレインの他方に接続した第１の負荷
と、一端、他端を有し、一端を第１の電源に接続し、他
端を前記第２のトランスファゲ−トトランジスタのソ−
ス／ドレインの他方に接続した第２の負荷と、前記第１
のトランスファゲ−トトランジスタのソ−ス／ドレイン
の他方に、ゲ−トを接続し、ソ−ス／ドレインの一方を
前記第２のトランスファゲ−トトランジスタのソ−ス／
ドレインの他方、および前記第２の負荷の他端に接続し
た、チャネルのキャリアと同じ導電型で、前記第１の不
純物濃度より高い第２の不純物濃度のゲ−ト電極で構成
された第１のドライバトランジスタと、前記第２のトラ
ンスファゲ−トトランジスタのソ−ス／ドレインの他方
に、ゲ−トを接続し、ソ−ス／ドレインの一方を前記第
１のトランスファゲ−トトランジスタのソ−ス／ドレイ
ンの他方、および前記第１の負荷の他端に接続した、チ
ャネルのキャリアと同じ導電型で、前記第２の不純物濃
度のゲ−ト電極で構成された第２のドライバトランジス
タと、を具備することを特徴とする。

【００１１】

【作用】上記半導体装置によれば、第１、第２のゲ−ト
電極の不純物濃度が異なっており、少なくとも最も薄い
濃度のものが実際の動作電圧下で空乏層が拡がる領域を
有している。これにより、ゲ−ト電極が空乏化すること
によって、ゲ−ト酸化膜の膜厚を、物理的ではなく、電
気的に変えることができる。よって、膜厚の異なるゲ−
ト絶縁膜を各々形成しなくても、一つのゲ−ト絶縁膜を
形成し、かつゲ−ト電極の不純物濃度を変えるだけで、
複数種類の膜厚のゲ−ト絶縁膜を持つトランジスタを、
同一の基板上に得ることができる。

【００１２】また、最も薄い濃度のものでも縮退状態と
し、第１、第２のゲ−ト電極で、仕事関数を同じにして
おけば、不純物濃度が変わっても、トランジスタのしき
い値は変動しにくくなり、量産的にも安定なプロセスと
なる。

【００１３】さらに、その他の態様の半導体装置によれ
ば、第１、第２のドライバトランジスタのゲ−ト電極を
、チャネルのキャリアと同じ導電型で第１の不純物濃度
、かつ実際の動作電圧下で空乏層が拡がる領域を持つも
ので構成し、また第１、第２のドライバトランジスタの
ゲ−ト電極を、チャネルと同じ導電型で、第１の不純物
濃度より高い第２の不純物濃度を持つもので構成してい
る。すなわち、電気的にゲ−ト絶縁膜の膜厚を変えらる
ので、トランスファゲ−トトランジスタとドライバトラ
ンジスタとの駆動能力をそれぞれ変えらることができる
。よって、トランスファゲ−トトランジスタとドライバ
トランジスタとのβ比をより大きくとることが可能とな
り、メモリセルの安定性を向上できる。

【００１４】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１〜図７は、この発明の一実施例に係わ
る半導体装置を、製造工程順に示す断面図である。

【００１５】まず、比抵抗１〜２Ω・ｃｍ程度のｎ型シ
リコン基板１内に、ｐ型ウェル２を形成する。次いで、
選択酸化法により、素子分離用の酸化膜３を基板１上に
形成する。次いで、基板１を、乾燥酸素雰囲気中、温度
８００℃程度で処理し、膜厚約１１０オングストロ−ム
のゲ−ト酸化膜４を基板１上に形成する（図１）。次い
で、ＬＰＣＶＤ法により、膜厚約１０００オングストロ
−ムのポリシリコン層５を、基板１の上方全面に形成す
る（図２）。

【００１６】次いで、ｎ型不純物であるヒ素イオン６を
、加速電圧３０ｋｅＶ、ド−ズ量１．０×１０１５ｃｍ
−２の条件で、ポリシリコン層５内にイオンを打込む（
図３）。

【００１７】次いで、ゲ−ト空乏化を起こさせる領域を
、レジスト７で覆う。次いで、レジスト７をマスクとし
て、ｎ型不純物であるヒ素イオン８を、加速電圧３０ｋ
ｅＶ、ド−ズ量５．０×１０１５ｃｍ−２の条件で、ポ
リシリコン層５内に、選択的にイオンを打込む。これに
より、ポリシリコン層５には、不純物濃度が高い領域５
´が選択的に得られる（図４）。次いで、スパッタ法に
より、膜厚約２０００オングストロ−ムのタングステン
シリサイド層９を、基板１の上方全面に形成する（図５
）。

【００１８】次いで、リソグラフィ工程を経て、シリサ
イド層９およびポリシリコン層５を異方性エッチングに
より選択的にエッチングして、ゲ−ト電極１０Ａ、１０
Ｂを得る。次いで、図示せぬｐチャネル型ＭＯＳＦＥＴ
形成領域を、図示せぬレジストで覆う。次いで、ｎ型不
純物であるヒ素イオンを、加速電圧５０ｋｅＶ、ド−ズ
量２．０×１０１５ｃｍ−２の条件で、ｐ型ウェル２内
に、選択的に打込む。これにより、ｎチャネル型ＭＯＳ
ＦＥＴのソ−ス／ドレイン領域１１が得られる（図６）
。次いで、特に図示はしないが、ｎチャネル型ＭＯＳＦ
ＥＴ形成領域をレジストで覆い、ｐ型不純物であるボロ
ンイオンを、加速電圧１５ｋｅＶ、ド−ズ量２．０×１
０１５ｃｍ−２の条件で、ｎ型基板１内に、選択的に打
込み、ｐチャネル型ＭＯＳＦＥＴのソ−ス／ドレイン領
域を得る。次いで、打ち込まれたヒ素イオンやボロンイ
オンを活性化させるために、窒素雰囲気中、温度９００
℃、時間６０分の条件で基板１をアニ−ルする。

【００１９】次いで、ＣＶＤ法により、層間絶縁膜１１
を、基板１の上方全面に形成する。次いで、ソ−ス／ド
レイン領域１１に通じるコンタクト孔１２を、層間絶縁
膜１１内に形成する。次いで、スパッタ法により、アル
ミニウム層を、層間絶縁膜１１上に形成し、次いで、ア
ルミニウム層をパタ−ニングして、配線層１３を得る（
図７）。

【００２０】上記構成の半導体装置であると、ゲ−ト電
極１０Ａを構成するポリシリコン層５と、ゲ−ト電極１
０Ｂを構成するポリシリコン層５´との不純物濃度が異
なっている。このように、ポリシリコン層５への不純物
のド−ピング量を変えることによって、ポリシリコン層
５に形成される空乏層の量を変えられるので、ゲ−ト酸
化膜の実効的な膜厚を変えられる。よって、ポリシリコ
ン層５への不純物のド−ピング量を変えるだけで、工程
が複雑になったり、ゲ−ト酸化膜の信頼性が落ちたりす
ることなく、ゲ−ト酸化膜の膜厚が異なるトランジスタ
Ｔｒ１とＴｒ２とを、同一の基板上に得られる。例えば
ポリシリコン層５中の不純物濃度が低い部分（ゲ−ト電
極１０Ａ）では、ポリシリコン層５に空乏層が形成され
るので、ゲ−ト酸化膜の膜厚を実効的に高められる。例
えば上記実施例のような条件によれば、ゲ−ト酸化膜の
実効的な膜厚は、約１３５オングストロ−ムとなる。

【００２１】上記した実施例では、ｎチャネル型ＭＯＳ
ＦＥＴについてのみ、実効的なゲ−ト酸化膜を変える例
を説明したが、この発明はｐチャネル型ＭＯＳＦＥＴで
も、適用できることはもちろんである。ｐチャネル型Ｍ
ＯＳＦＥＴにおいて、この発明を適用すると、次のよう
になる。

【００２２】即ち、図３において、ヒ素に代えてｐ型不
純物であるボロンイオンを、加速電圧５ｋｅＶ、ド−ズ
量１．０×１０１５ｃｍ−２の条件で、ポリシリコン層
５に打込む。次いで、図４において、膜厚が薄いゲ−ト
酸化膜を作りたい領域のみに、ヒ素に代えてボロンイオ
ンを、５ｋｅＶ、ド−ズ量５．０×１０１５ｃｍ−２の
条件で、ポリシリコン層５に、選択的に打込む。このよ
うにすれば、ｐチャネル型ＭＯＳＦＥＴでも、そのゲ−
ト酸化膜に、２種類以上の膜厚を持たせることができる
。なお、ｐチャネル型ＭＯＳＦＥＴの場合には、ポリシ
リコン層５が、ｐ型ウェル２の上方ではなく、ｎ型基板
１の上方に形成されることは言うまでもない。また、Ｃ
ＭＯＳ型の装置にこの発明を適用した場合には、ｎチャ
ネル型ＭＯＳＦＥＴの領域にはｎ型不純物を、ｐチャネ
ル型ＭＯＳＦＥＴの領域にはｐ型不純物をそれぞれポリ
シリコン層５に打込めば、ｎチャネル、ｐチャネル双方
のＭＯＳＦＥＴのゲ−ト酸化膜に、２種類以上の膜厚を
持たせることができる。また、この発明のように、ポリ
シリコン層５へのド−ピング量を変え、空乏層をポリシ
リコン層中に生じさせるためには、ｎチャネル型ＭＯＳ
ＦＥＴの場合、チャネル１４のキャリアと同じ導電型の
ｎ型不純物をポリシリコン層５にド−ピングし、またｐ
チャネル型ＭＯＳＦＥＴの場合にも同様に、チャネル１
４のキャリアと同じ導電型のｐ型の不純物をポリシリコ
ン層５にド−ピングしなければならない。

【００２３】また、ポリシリコン層５へのド−ピング量
が薄すぎると、ポリシリコン層５が非縮退状態になり、
ポリシリコン層５中の不純物のゆらぎによって、ゲ−ト
電極の仕事関数が変り、ＭＯＳＦＥＴのしきい値が変動
する可能性がある。ＭＯＳＦＥＴのしきい値が変わると
、回路マ−ジン上、問題となることもある。このような
しきい値の変動は、ポリシリコン層５中の不純物濃度が
、大体１０１９ｃｍ−３未満となった時に発生する。し
かし、ポリシリコン層５の不純物濃度が１０１９ｃｍ−
３程度であれば、トランジスタがオンした状態において
、ポリシリコン層５中に空乏層を形成することができる
。この点より、ポリシリコン層５の不純物濃度を１０１
９ｃｍ−３以上として、ポリシリコン層５を縮退状態と
すれば、ＭＯＳＦＥＴのしきい値の変動を防げる。なお
、上記実施例のようなポリシリコン層５の膜厚、および
イオン注入条件であると、不純物濃度が低い部分（ゲ−
ト電極１０Ａ）でも、シリサイド層９への不純物の拡散
分を考慮しても、１０１９ｃｍ−３オ−ダ−の濃度を確
保できる。次に、この発明に係わる半導体装置を、スタ
ティック型ＲＡＭメモリセルに適用した例について説明
する。図８（ａ）は高抵抗負荷型のスタティック型ＲＡ
Ｍメモリセルの等価回路図、（ｂ）はＣＭＯＳ型スタテ
ィック型ＲＡＭメモリセルの等価回路図である。

【００２４】例えば、高抵抗負荷型スタティック型ＲＡ
Ｍメモリセルでは、セルの安定性を向上させるために、
ドライバトランジスタＴｒ１０、Ｔｒ１１のβと、トラ
ンスファゲ−トトランジスタＴｒ１２、Ｔｒ１３のβと
の比率を大きくする。これを従来では、ドライバトラン
ジスタＴｒ１０、Ｔｒ１１のチャネル幅をトランスファ
ゲ−トトランジスタＴｒ１２、Ｔｒ１３より拡げるか、
あるいはトランスファゲ−トトランジスタＴｒ１２、Ｔ
ｒ１３のチャネル長を、ドライバトランジスタＴｒ１０
、Ｔｒ１１より長くするか、のいずれかの方法を用いて
いた。しかし、これらの方法はいずれも、トランジスタ
の面積を変えてしまうので、セルサイズが増加する。 また、セルサイズを増加させずにβ比を大きくする方法
としては、トランスファゲ−トトランジスタＴｒ１２、
Ｔｒ１３のゲ−ト酸化膜の膜厚をドライバトランジスタ
Ｔｒ１０、Ｔｒ１１より厚くする方法があるが、この方
法では、先に述べたように、工程が複雑になる、あるい
はゲ−ト酸化膜の信頼性が落ちるといった問題がある。

【００２５】その点、スタティック型ＲＡＭに、この発
明を適用すれば、セルサイズが増大したり、ゲ−ト酸化
膜の信頼性が落ちたりすることなく、トランスファゲ−
トトランジスタとドライバトランジスタとのβ比を大き
くできる。例えば上記実施例のようにして形成した半導
体装置であると、トランジスタＴｒ１、Ｔｒ２とも実際
のゲ−ト酸化膜は１１０オングストロ−ムである。しか
し、上記実施例のようなポリシリコン層５の膜厚、およ
びイオン注入量であると、図７に示すトランジスタＴｒ
１の実効的なゲ−ト酸化膜の膜厚は、１３５オングスト
ロ−ム程度になる。また、トランジスタＴｒ２では、ゲ
−ト酸化膜の膜厚は１１０オングストロ−ム程度のまま
である。よって、トランジスタＴｒ１を図８（ａ）に示
すトランスファゲ−トトランジスタＴｒ１２、Ｔｒ１３
に用い、トランジスタＴｒ１をドライバトランジスタＴ
ｒ１０、Ｔｒ１１に用いたとすれば、次のような結果が
得られる。例えばセルレイアウト上のβ比が３である場
合には、 ３　　×　　（１３５／１１０）　　＝　　３．６８

【
００２６】このように、この発明をスタティック型ＲＡ
Ｍメモリセルに適用すれば、セルレイアウト上、もとも
と存在しているβ比に、さらにゲ−ト酸化膜の膜厚の変
化分（１３５／１１０）を加えることができるので、β
比を大幅に向上でき、メモリセルの安定性をより高める
ことができる。なお、図８において、ＢＬ、ＢＬ−（−
は反転信号を表す）はそれぞれビット線を示し、ＷＬは
ワ−ド線、Ｌは負荷をそれぞれ示している。

【００２７】スタティック型ＲＡＭメモリセルへの適用
は、高抵抗負荷型ばかりでなく、図８（ｂ）に示すよう
な、ＣＭＯＳ型スタティック型ＲＡＭメモリセルにも可
能である。この場合にも、図７で示した実効的なゲ−ト
酸化膜の膜厚が厚くなるトランジスタＴｒ１をトランス
ファゲ−トトランジスタＴｒ１２、Ｔｒ１３に用い、ド
ライバトランジスタＴｒ１０、１１には、図７で示した
トランジスタＴｒ２を用いれば良い。

【００２８】

【発明の効果】以上説明したように、この発明によれば
、簡単に、かつゲ−ト絶縁膜の信頼性を損なうことなく
、同一基板上に、異なる膜厚のゲ−ト絶縁膜を得られる
半導体装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる半導体装置を製造
工程順に示した第１の断面図。

【図２】この発明の一実施例に係わる半導体装置を製造
工程順に示した第２の断面図。

【図３】この発明の一実施例に係わる半導体装置を製造
工程順に示した第３の断面図。

【図４】この発明の一実施例に係わる半導体装置を製造
工程順に示した第４の断面図。

【図５】この発明の一実施例に係わる半導体装置を製造
工程順に示した第５の断面図。

【図６】この発明の一実施例に係わる半導体装置を製造
工程順に示した第６の断面図。

【図７】この発明の一実施例に係わる半導体装置を製造
工程順に示した第７の断面図。

【図８】この発明を適用できる半導体装置を示す図で（
ａ）は高抵抗負荷型のスタティック型ＲＡＭメモリセル
の等価回路図、（ｂ）はＣＭＯＳ型スタティック型ＲＡ
Ｍメモリセルの等価回路図。

【符号の説明】

１…ｎ型シリコン基板、２…ｐ型ウェル領域、４…ゲ−
ト酸化膜、５，５´…ポリシリコン層、９…シリサイド
層、１０Ａ，１０Ｂ…ゲ−ト電極、１４…チャネル、Ｔ
ｒ１０，Ｔｒ１１…ドライバトランジスタ、Ｔｒ１２，
Ｔｒ１３…トランスファゲ−トトランジスタ。ＢＬ，Ｂ
Ｌ−…ビット線、ＷＬ…ワ−ド線、Ｌ…負荷。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板と、前記基板上に形成され
   たゲ−ト絶縁膜と、前記ゲ−ト絶縁膜上に形成されたポ
   リシリコンをゲ−ト電極として用い、このポリシリコン
   中に、前記ゲ−ト絶縁膜下で前記基板中に誘起されるキ
   ャリアと同じ導電型で、不純物濃度が少なくとも２種類
   以上あり、実際の動作電圧下で空乏層が拡がる領域を有
   する第１のゲ−ト電極と、空乏層が拡がらない第１のゲ
   −ト電極よりもポリシリコン中に高い不純物濃度を有す
   る第２のゲ−ト電極と、を具備することを特徴とする半
   導体装置。
2. 【請求項２】　　前記第１、第２のゲ−ト電極は、最も
   薄い濃度のものでも縮退状態とし、それぞれの仕事関数
   を一定としたことを特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】　　ゲ−トをワ−ド線に接続し、チャネル
   のキャリアと同じ導電型で、実際の動作電圧下で空乏層
   が拡がる領域を有する第１の不純物濃度のゲ−ト電極で
   構成された第１、第２のトランスファゲ−トトランジス
   タと、前記第１のトランスファゲ−トトランジスタのソ
   −ス／ドレインの一方に接続された第１のビット線と、
   前記第２のトランスファゲ−トトランジスタのソ−ス／
   ドレインの一方に接続された第２のビット線と、一端、
   他端を有し、一端を第１の電源に接続し、他端を前記第
   １のトランスファゲ−トトランジスタのソ−ス／ドレイ
   ンの他方に接続した第１の負荷と、一端、他端を有し、
   一端を第１の電源に接続し、他端を前記第２のトランス
   ファゲ−トトランジスタのソ−ス／ドレインの他方に接
   続した第２の負荷と、前記第１のトランスファゲ−トト
   ランジスタのソ−ス／ドレインの他方に、ゲ−トを接続
   し、ソ−ス／ドレインの一方を前記第２のトランスファ
   ゲ−トトランジスタのソ−ス／ドレインの他方、および
   前記第２の負荷の他端に接続した、チャネルのキャリア
   と同じ導電型で、前記第１の不純物濃度より高い第２の
   不純物濃度のゲ−ト電極で構成された第１のドライバト
   ランジスタと、前記第２のトランスファゲ−トトランジ
   スタのソ−ス／ドレインの他方に、ゲ−トを接続し、ソ
   −ス／ドレインの一方を前記第１のトランスファゲ−ト
   トランジスタのソ−ス／ドレインの他方、および前記第
   １の負荷の他端に接続した、チャネルのキャリアと同じ
   導電型で、前記第２の不純物濃度のゲ−ト電極で構成さ
   れた第２のドライバトランジスタと、を具備することを
   特徴とする半導体装置。