JPH04337666A - 半導体不揮発性メモリとその書き込み方法 - Google Patents
半導体不揮発性メモリとその書き込み方法Info
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- JPH04337666A JPH04337666A JP3137053A JP13705391A JPH04337666A JP H04337666 A JPH04337666 A JP H04337666A JP 3137053 A JP3137053 A JP 3137053A JP 13705391 A JP13705391 A JP 13705391A JP H04337666 A JPH04337666 A JP H04337666A
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- Japan
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- memory block
- data
- block
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書き換え可能な
半導体不揮発性メモリと、その書き込み方法とに関する
。
半導体不揮発性メモリと、その書き込み方法とに関する
。
【０００２】
【従来の技術とその課題】従来の半導体不揮発性メモリ
は、すべて同一の膜厚になるように作られたゲート絶縁
膜を有するメモリ素子で構成され、単一または複数のメ
モリ素子ブロックからなるメモリブロックで構成されて
いる。
は、すべて同一の膜厚になるように作られたゲート絶縁
膜を有するメモリ素子で構成され、単一または複数のメ
モリ素子ブロックからなるメモリブロックで構成されて
いる。
【０００３】従来技術による、すべて同一膜厚のゲート
絶縁膜を有するメモリ素子によって構成された半導体不
揮発性メモリは、ゲート絶縁膜の膜厚を薄くするとデー
タ書き込み時間は短くなるもののデータ保持時間も短く
なり、逆にゲート絶縁膜の膜厚を厚くするとデータ保持
時間は伸びるもののデータ書き込み時間も長くなってし
まう。したがって、高速書き込みと長期間のデータ保持
との両立は不可能である。
絶縁膜を有するメモリ素子によって構成された半導体不
揮発性メモリは、ゲート絶縁膜の膜厚を薄くするとデー
タ書き込み時間は短くなるもののデータ保持時間も短く
なり、逆にゲート絶縁膜の膜厚を厚くするとデータ保持
時間は伸びるもののデータ書き込み時間も長くなってし
まう。したがって、高速書き込みと長期間のデータ保持
との両立は不可能である。
【０００４】本発明は、上記のように両立させることが
不可能な高速書き込み性と長期間のデータ保持性とを合
わせ持った半導体不揮発性メモリの構成と、その書き込
み方法とを提供することを目的としている。
不可能な高速書き込み性と長期間のデータ保持性とを合
わせ持った半導体不揮発性メモリの構成と、その書き込
み方法とを提供することを目的としている。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明においては、下記記載の構成と方法とを採用
する。
めに本発明においては、下記記載の構成と方法とを採用
する。
【０００６】本発明における半導体不揮発性メモリは、
第１の膜厚のゲート絶縁膜を有するメモリ素子により構
成する第１のメモリブロックと、この第１の膜厚よりも
厚い第２の膜厚のゲート絶縁膜を有するメモリ素子によ
り構成する第２のメモリブロックと、第１のメモリブロ
ックから第２のメモリブロックへデータを転送書き込み
するための転送ブロックとを有する。
第１の膜厚のゲート絶縁膜を有するメモリ素子により構
成する第１のメモリブロックと、この第１の膜厚よりも
厚い第２の膜厚のゲート絶縁膜を有するメモリ素子によ
り構成する第２のメモリブロックと、第１のメモリブロ
ックから第２のメモリブロックへデータを転送書き込み
するための転送ブロックとを有する。
【０００７】本発明における半導体不揮発性メモリの書
き込み方法は、第１のメモリブロックに外部からデータ
を書き込み、その後、この第１のメモリブロックから第
２のメモリブロックへデータを転送書き込みする。
き込み方法は、第１のメモリブロックに外部からデータ
を書き込み、その後、この第１のメモリブロックから第
２のメモリブロックへデータを転送書き込みする。
【０００８】
【実施例】以下本発明の実施例を図面を用いて説明する
。図１は、本発明の実施例における半導体不揮発性メモ
リを示すブロック図である。図１に示すように半導体不
揮発性メモリ１０は、第１のメモリブロック１と、第２
のメモリブロック２と、これら第１のメモリブロック１
と第２のメモリブロック２との入出力を制御し、且つこ
れら２つの第１のメモリブロック１と、第２のメモリブ
ロック２との間でデータの転送書き込みを行う転送ブロ
ック３とによって構成する。
。図１は、本発明の実施例における半導体不揮発性メモ
リを示すブロック図である。図１に示すように半導体不
揮発性メモリ１０は、第１のメモリブロック１と、第２
のメモリブロック２と、これら第１のメモリブロック１
と第２のメモリブロック２との入出力を制御し、且つこ
れら２つの第１のメモリブロック１と、第２のメモリブ
ロック２との間でデータの転送書き込みを行う転送ブロ
ック３とによって構成する。
【０００９】さらに、第１のメモリブロック１および第
２のメモリブロック２は、それぞれ第１のメモリ素子ア
レイ１１と第２のメモリ素子アレイ２１、第１のＹデコ
ーダ１２と第２のＹデコーダ２２、第１のＸデコーダ１
３と第２のＸデコーダ２３、第１のＩ／Ｏバッファ１４
と第２のＩ／Ｏバッファ２４、第１のアドレスバッファ
１５と第２のアドレスバッファ２５、および第１のコン
トロール回路１６と第２のコントロール回路２６とによ
って構成する。このうち第１のメモリ素子アレイ１１と
第２のメモリ素子アレイ２１とは、異なる膜厚のゲート
絶縁膜を有するメモリ素子で構成する。すなわち、第１
のメモリブロック１内の第１のメモリ素子アレイ１１に
用いるメモリ素子に比べ、第２のメモリブロック２内の
第２のメモリ素子アレイ２１に用いるメモリ素子の方が
ゲート絶縁膜の膜厚が厚くなるようにしている。
２のメモリブロック２は、それぞれ第１のメモリ素子ア
レイ１１と第２のメモリ素子アレイ２１、第１のＹデコ
ーダ１２と第２のＹデコーダ２２、第１のＸデコーダ１
３と第２のＸデコーダ２３、第１のＩ／Ｏバッファ１４
と第２のＩ／Ｏバッファ２４、第１のアドレスバッファ
１５と第２のアドレスバッファ２５、および第１のコン
トロール回路１６と第２のコントロール回路２６とによ
って構成する。このうち第１のメモリ素子アレイ１１と
第２のメモリ素子アレイ２１とは、異なる膜厚のゲート
絶縁膜を有するメモリ素子で構成する。すなわち、第１
のメモリブロック１内の第１のメモリ素子アレイ１１に
用いるメモリ素子に比べ、第２のメモリブロック２内の
第２のメモリ素子アレイ２１に用いるメモリ素子の方が
ゲート絶縁膜の膜厚が厚くなるようにしている。
【００１０】本実施例では、第１のメモリ素子アレイ１
１と第２のメモリ素子アレイ２１とは、ともにＭＯＮＯ
Ｓ構造のメモリ素子を用いて構成している。
１と第２のメモリ素子アレイ２１とは、ともにＭＯＮＯ
Ｓ構造のメモリ素子を用いて構成している。
【００１１】図２の断面図に、このＭＯＮＯＳ構造のメ
モリ素子のゲート絶縁膜の構造を模式的に示す。ゲート
絶縁膜は、ゲート電極４１側より、トップ酸化膜４２と
、シリコン窒化膜４３と、トンネル酸化膜４４とからな
る３層構造の絶縁膜で構成する。
モリ素子のゲート絶縁膜の構造を模式的に示す。ゲート
絶縁膜は、ゲート電極４１側より、トップ酸化膜４２と
、シリコン窒化膜４３と、トンネル酸化膜４４とからな
る３層構造の絶縁膜で構成する。
【００１２】ＭＯＮＯＳ構造のメモリ素子では、図２に
示す、ゲート絶縁膜の膜厚によって書き込み速度とデー
タ保持時間とが異なり、ゲート絶縁膜の膜厚が薄くなる
と高速に書き込めるものの、データ保持時間が短くなる
ことが、実験より実証されている。したがって、図１に
示す、ゲート絶縁膜が薄いメモリ素子を備える第１のメ
モリブロック１は、高速書き込みができるがデータ保持
時間が短い。これに対して第１のメモリブロック１内の
メモリ素子よりゲート絶縁膜の膜厚が厚いメモリ素子を
備える第２のメモリブロック２は、高速書き込みは出来
ないもののデータ保持時間が長い。
示す、ゲート絶縁膜の膜厚によって書き込み速度とデー
タ保持時間とが異なり、ゲート絶縁膜の膜厚が薄くなる
と高速に書き込めるものの、データ保持時間が短くなる
ことが、実験より実証されている。したがって、図１に
示す、ゲート絶縁膜が薄いメモリ素子を備える第１のメ
モリブロック１は、高速書き込みができるがデータ保持
時間が短い。これに対して第１のメモリブロック１内の
メモリ素子よりゲート絶縁膜の膜厚が厚いメモリ素子を
備える第２のメモリブロック２は、高速書き込みは出来
ないもののデータ保持時間が長い。
【００１３】実験による具体例では、高速書き込み性を
持たせるためにゲート絶縁膜の膜厚を薄くしたメモリ素
子では、書き込み時間約１０マイクロ秒でデータ保持時
間約５００時間であった。これに対してデータ保持性を
優先させるためにゲート絶縁膜の膜厚を厚くしたメモリ
素子では、書き込み時間約１０ミリ秒でデータ保持時間
１０年以上が得られている。
持たせるためにゲート絶縁膜の膜厚を薄くしたメモリ素
子では、書き込み時間約１０マイクロ秒でデータ保持時
間約５００時間であった。これに対してデータ保持性を
優先させるためにゲート絶縁膜の膜厚を厚くしたメモリ
素子では、書き込み時間約１０ミリ秒でデータ保持時間
１０年以上が得られている。
【００１４】また転送ブロック３は、外部とのデータバ
スと第１のＩ／Ｏバッファ１４と第２のＩ／Ｏバッファ
２４とを接続して、データの入出力を制御するデータＩ
／Ｏ制御回路３１と、転送書き込み時のタイミングを決
定する基本クロックを発生する基準クロック発生回路３
２と、転送書き込みを行うアドレスを決めるためのアド
レス信号発生回路３３と、外部のアドレスバスと第１の
アドレスバッファ１５と第２のアドレスバッファ２５と
に接続され、アドレスの選択と出力先の選択を行うアド
レス制御回路３４と、ライトイネーブル信号などのクロ
ック信号を発生する制御信号発生回路３５とによって構
成する
スと第１のＩ／Ｏバッファ１４と第２のＩ／Ｏバッファ
２４とを接続して、データの入出力を制御するデータＩ
／Ｏ制御回路３１と、転送書き込み時のタイミングを決
定する基本クロックを発生する基準クロック発生回路３
２と、転送書き込みを行うアドレスを決めるためのアド
レス信号発生回路３３と、外部のアドレスバスと第１の
アドレスバッファ１５と第２のアドレスバッファ２５と
に接続され、アドレスの選択と出力先の選択を行うアド
レス制御回路３４と、ライトイネーブル信号などのクロ
ック信号を発生する制御信号発生回路３５とによって構
成する
【００１５】続いて、上記構成の半導体不揮発性メモリ
の書き込み方法について述べる。まず外部からのデータ
の書き込みは、第１のメモリブロック１に対して行われ
るが、このとき、外部からのアドレス信号はアドレス制
御回路３４によって第１のアドレスバッファ１６に伝達
され、第１のＸデコーダ１３と第１のＹデコーダ１２と
によって、第１のメモリ素子アレイ１１の一部分を選択
する。同様に、外部からの制御信号は制御信号発生回路
３５によって第１のコントロール回路１６に伝達され、
またデータはデータＩ／Ｏ制御回路３１を通して第１の
Ｉ／Ｏバッファ１４に入力され、選択された第１のメモ
リ素子アレイ１１のメモリ素子に書き込まれる。このと
きの書き込み時間は、第１のメモリ素子アレイ１１のメ
モリ素子に使われているゲート絶縁膜の膜厚が比較的薄
いため高速で書き込みができる。
の書き込み方法について述べる。まず外部からのデータ
の書き込みは、第１のメモリブロック１に対して行われ
るが、このとき、外部からのアドレス信号はアドレス制
御回路３４によって第１のアドレスバッファ１６に伝達
され、第１のＸデコーダ１３と第１のＹデコーダ１２と
によって、第１のメモリ素子アレイ１１の一部分を選択
する。同様に、外部からの制御信号は制御信号発生回路
３５によって第１のコントロール回路１６に伝達され、
またデータはデータＩ／Ｏ制御回路３１を通して第１の
Ｉ／Ｏバッファ１４に入力され、選択された第１のメモ
リ素子アレイ１１のメモリ素子に書き込まれる。このと
きの書き込み時間は、第１のメモリ素子アレイ１１のメ
モリ素子に使われているゲート絶縁膜の膜厚が比較的薄
いため高速で書き込みができる。
【００１６】次に、この半導体不揮発性メモリが外部か
らアクセスされていない時間を利用して、第１のメモリ
ブロック１から第２のメモリブロック２へ転送書き込み
を行う。外部からアクセスされているかどうかは、チッ
プ・イネーブル信号などで行うことができる。
らアクセスされていない時間を利用して、第１のメモリ
ブロック１から第２のメモリブロック２へ転送書き込み
を行う。外部からアクセスされているかどうかは、チッ
プ・イネーブル信号などで行うことができる。
【００１７】転送書き込みは、転送ブロック３を用いて
第１のメモリブロック１からデータを読み出し、このデ
ータを第２のメモリブロック２へ書き込む。このとき、
第１のメモリブロック１からの読み出しタイミングや、
第２のメモリブロック２への書き込みタイミングなどは
、転送ブロック３内の基準クロック発生回路３２で作ら
れた基本クロックをもとに制御信号発生回路３４で決定
される。第２のメモリブロック２への書き込みは高速で
行う必要はないので、基本クロックを遅くして消費電力
を抑えることができる。アドレス信号発生回路３３は、
アドレスゼロからメモリの最大アドレスまで単純に増加
する信号を発生すれば良く、簡単なカウンタ回路で実現
できる。アドレス制御回路３４は、アドレス信号発生回
路３３によって作られたアドレスを第１のアドレスバッ
ファ１５、および第２のアドレスバッファ１６の両方に
出力する。
第１のメモリブロック１からデータを読み出し、このデ
ータを第２のメモリブロック２へ書き込む。このとき、
第１のメモリブロック１からの読み出しタイミングや、
第２のメモリブロック２への書き込みタイミングなどは
、転送ブロック３内の基準クロック発生回路３２で作ら
れた基本クロックをもとに制御信号発生回路３４で決定
される。第２のメモリブロック２への書き込みは高速で
行う必要はないので、基本クロックを遅くして消費電力
を抑えることができる。アドレス信号発生回路３３は、
アドレスゼロからメモリの最大アドレスまで単純に増加
する信号を発生すれば良く、簡単なカウンタ回路で実現
できる。アドレス制御回路３４は、アドレス信号発生回
路３３によって作られたアドレスを第１のアドレスバッ
ファ１５、および第２のアドレスバッファ１６の両方に
出力する。
【００１８】第１のメモリブロック１の選択されたアド
レスのメモリ素子に記憶されているデータは、第１のＩ
／Ｏバッファ１４と、データＩ／Ｏ制御回路３１とを通
って第２のＩ／Ｏバッファ２４に転送され、第２のメモ
リブロック２の選択されたメモリ素子に書き込まれる。 このとき、データＩ／Ｏ制御回路３１は、外部へのデー
タ出力をハイインピーダンスの状態にする。
レスのメモリ素子に記憶されているデータは、第１のＩ
／Ｏバッファ１４と、データＩ／Ｏ制御回路３１とを通
って第２のＩ／Ｏバッファ２４に転送され、第２のメモ
リブロック２の選択されたメモリ素子に書き込まれる。 このとき、データＩ／Ｏ制御回路３１は、外部へのデー
タ出力をハイインピーダンスの状態にする。
【００１９】第２のメモリブロック２のメモリ素子アレ
イ２１に転送書き込みされたデータは、第２のメモリ素
子アレイ２１を構成するメモリ素子のゲート絶縁膜の膜
厚が厚いため、非常に長い期間にわたりデータを保持す
ることができる。
イ２１に転送書き込みされたデータは、第２のメモリ素
子アレイ２１を構成するメモリ素子のゲート絶縁膜の膜
厚が厚いため、非常に長い期間にわたりデータを保持す
ることができる。
【００２０】この半導体不揮発性メモリからの通常の読
み出しは、第２のメモリブロック２から行う。この場合
には、外部から与えられたアドレス信号と制御信号とは
、それぞれアドレス制御回路３４と制御信号発生回路３
５とによって、第２のアドレスバッファ２５と第２のコ
ントロール回路２６のみに伝達され、データＩ／Ｏ制御
回路３１は第２のＩ／Ｏバッファ２４の出力を外部のデ
ータバスに出力する。
み出しは、第２のメモリブロック２から行う。この場合
には、外部から与えられたアドレス信号と制御信号とは
、それぞれアドレス制御回路３４と制御信号発生回路３
５とによって、第２のアドレスバッファ２５と第２のコ
ントロール回路２６のみに伝達され、データＩ／Ｏ制御
回路３１は第２のＩ／Ｏバッファ２４の出力を外部のデ
ータバスに出力する。
【００２１】データ書き込み直後にデータ確認のための
読み出しが行われるシステムで使用される場合や、転送
書き込みを行う前に読み出しが行われた場合には、デー
タは第１のメモリブロック１から第１のＩ／Ｏバッファ
１４と、データＩ／Ｏ制御回路３１とを通して読み出さ
れる。
読み出しが行われるシステムで使用される場合や、転送
書き込みを行う前に読み出しが行われた場合には、デー
タは第１のメモリブロック１から第１のＩ／Ｏバッファ
１４と、データＩ／Ｏ制御回路３１とを通して読み出さ
れる。
【００２２】また、転送書き込みの途中でアクセスが入
った場合は、転送書き込みは即座に中断され、このアク
セスがデータ読み出しの場合は転送中のアドレスは転送
書き込みを継続するまで保留とされ、書き込みの場合に
はアドレスはゼロにクリアーされる。
った場合は、転送書き込みは即座に中断され、このアク
セスがデータ読み出しの場合は転送中のアドレスは転送
書き込みを継続するまで保留とされ、書き込みの場合に
はアドレスはゼロにクリアーされる。
【００２３】転送書き込みが、まだ行われていないか、
実行中か、中断されているか、終了しているかの状態は
、制御信号発生回路３５に記憶されていて、その記憶を
基にして上記のようないろいろな場合に応じた制御信号
を発生する。
実行中か、中断されているか、終了しているかの状態は
、制御信号発生回路３５に記憶されていて、その記憶を
基にして上記のようないろいろな場合に応じた制御信号
を発生する。
【００２４】この実施例では、メモリ素子アレイを構成
するメモリ素子としてＭＯＮＯＳ構造のメモリ素子で説
明を行ったが、ＭＮＯＳ（金属ー窒化膜ー酸化膜ー半導
体）構造のメモリ素子でも適用できる。
するメモリ素子としてＭＯＮＯＳ構造のメモリ素子で説
明を行ったが、ＭＮＯＳ（金属ー窒化膜ー酸化膜ー半導
体）構造のメモリ素子でも適用できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
電気的に書き換え可能な半導体不揮発性メモリにおいて
、従来のようなゲート絶縁膜の膜厚がすべて同じメモリ
素子だけで構成されたメモリでは実現不可能な高速書き
込み性と長期間のデータ保持性との両方を合わせ持たせ
ることができ、半導体不揮発性メモリの応用範囲を大幅
に広げることができる。
電気的に書き換え可能な半導体不揮発性メモリにおいて
、従来のようなゲート絶縁膜の膜厚がすべて同じメモリ
素子だけで構成されたメモリでは実現不可能な高速書き
込み性と長期間のデータ保持性との両方を合わせ持たせ
ることができ、半導体不揮発性メモリの応用範囲を大幅
に広げることができる。
【図１】本発明の一実施例における半導体不揮発性メモ
リを示すブロック図である。
リを示すブロック図である。
【図２】本発明の半導体不揮発性メモリにおけるメモリ
素子アレイを構成するメモリ素子の構造を示す断面図で
ある。
素子アレイを構成するメモリ素子の構造を示す断面図で
ある。
１ 第１のメモリブロック
２ 第２のメモリブロック
３ 転送ブロック
１１ 第１のメモリ素子アレイ
２１ 第２のメモリ素子アレイ
３１ データＩ／Ｏコントロール回路３２ 基準ク
ロック発生回路 ３３ アドレス信号発生回路 ３４ アドレス制御回路 ３５ 制御信号発生回路
ロック発生回路 ３３ アドレス信号発生回路 ３４ アドレス制御回路 ３５ 制御信号発生回路
Claims (3)
- 【請求項１】 第１の膜厚のゲート絶縁膜を有するメ
モリ素子により構成する第１のメモリブロックと、この
第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜を有す
るメモリ素子により構成する第２のメモリブロックと、
この第１のメモリブロックから第２のメモリブロックへ
データを転送書き込みするための転送ブロックとを有す
ることを特徴とする半導体不揮発性メモリ。 - 【請求項２】 メモリ素子がＭＯＮＯＳ（金属−酸化
膜−窒化膜−酸化膜−半導体）構造の素子であることを
特徴とする請求項１に記載の半導体不揮発性メモリ。 - 【請求項３】 第１のメモリブロックに外部からデー
タを書き込み、その後この第１のメモリブロックから第
２のメモリブロックへデータを転送書き込みすることを
特徴とする半導体不揮発性メモリの書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137053A JPH04337666A (ja) | 1991-05-14 | 1991-05-14 | 半導体不揮発性メモリとその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137053A JPH04337666A (ja) | 1991-05-14 | 1991-05-14 | 半導体不揮発性メモリとその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337666A true JPH04337666A (ja) | 1992-11-25 |
Family
ID=15189781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137053A Pending JPH04337666A (ja) | 1991-05-14 | 1991-05-14 | 半導体不揮発性メモリとその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337666A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101123A (ja) * | 2003-09-24 | 2005-04-14 | Sony Corp | 磁気記憶装置、磁気記憶装置の書き込み方法および磁気記憶装置の製造方法 |
| US6999349B2 (en) | 2003-02-21 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor nonvolatile storage device |
| JP2006100531A (ja) * | 2004-09-29 | 2006-04-13 | Renesas Technology Corp | 半導体装置 |
| JP2008042217A (ja) * | 2007-09-12 | 2008-02-21 | Renesas Technology Corp | 半導体装置 |
-
1991
- 1991-05-14 JP JP3137053A patent/JPH04337666A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999349B2 (en) | 2003-02-21 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor nonvolatile storage device |
| US7248503B2 (en) | 2003-02-21 | 2007-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor nonvolatile storage device |
| JP2005101123A (ja) * | 2003-09-24 | 2005-04-14 | Sony Corp | 磁気記憶装置、磁気記憶装置の書き込み方法および磁気記憶装置の製造方法 |
| JP2006100531A (ja) * | 2004-09-29 | 2006-04-13 | Renesas Technology Corp | 半導体装置 |
| JP2008042217A (ja) * | 2007-09-12 | 2008-02-21 | Renesas Technology Corp | 半導体装置 |
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