JPH04338846A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、接続のメモリから情報
の読み／書き（アクセス）を行う演算処理装置に関する
。

【０００２】

【従来の技術】演算処理装置の代表的な回路構成を図８
に示す。

【０００３】図８において、演算処理を行うメインプロ
セッサユニット部（以下、ＭＰＵ部と略すことがある）
１と情報記憶用のメモリ（ＲＡＭ）２がバスにより接続
されている。

【０００４】ＭＰＵ部１はクロック（ＣＬＫ）３を基本
クロックとして動作する。

【０００５】ＭＰＵ部１のチップセレクト信号ＣＳより
複数のメモリ２の中の１つが選択され、書込み信号ＷＲ
，読出し信号ＲＤによりメモリ２に対する読み／書きが
指示される。

【０００６】図９は、ＭＰＵ部１に割当てたアドレス空
間を示し、メモリ（ＲＡＭ）２に相当するＲＡＭ空間は
、アドレスバス５の最上位ビットであるＡ０＝“１”の
空間に割り付けられているものとする。

【０００７】図１０および図１１はＭＰＵ部１がメモリ
（ＲＡＭ）２をアクセスするタイミングを示したタイミ
ングチャートである。読出し（ＲＥＡＤ）サイクルまた
は書込み（ＷＲＩＴＥ）サイクル等の１サイクルすなわ
ち演算処理サイクル（マシンサイクルとも称す）は、ク
ロック（ＣＬＫ）３の４周期（ｔ１，ｔ２，ｔ３，ｔ４
）から構成されている。

【０００８】図１０に示すタイミングチャートではクロ
ック（ＣＬＫ）３の１周期が長いことから、１マシンサ
イクルを示す信号であるＣＰＩ（Ｃｙｃｌｅ　　Ｐｅｒ
　　Ｉｎｓｔｒｕｃｔｉｏｎ）６も長くなり、よって、
アクセスタイムの遅いメモリ（ＲＡＭ）２をアクセスす
ることができる。

【０００９】図１１に示すタイミングチャートでは図１
０のタイミングチャートに比べ、クロック（ＣＬＫ）３
の１周期が短いことから、ＣＰＩ６も短くなり、処理ス
ピードを速くできる反面、アクセスタイムの遅いメモリ
（ＲＡＭ）２をアクセスすることはできなくなる。

【００１０】そこで、従来では、アクセス時間の異なる
メモリを選択的に使用する目的で、クロック（ＣＬＫ）
の発生周期が異なる複数の発振器を用意し、接続のメモ
リのアクセスタイムに対応させた発振器をオペレータの
指示で切換使用する演算処理装置が提案されている。

【００１１】

【発明が解決しようとする課題】しかしながら、上記提
案では、発振器の個数が増え、演算処理装置自体の形状
が大型化するという不具合があった。

【００１２】そこで、本発明の目的は、上述の点に鑑み
て、１種の動作クロックで演算処理装置を作動させなが
らアクセス時間の異なるメモリに対して読み／書きを行
うことの可能な演算処理装置を提供することにある。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、接続のメモリに対してアクセス可
能な演算処理装置であって、該演算処理装置の演算処理
サイクルの時間が前記メモリのアクセス時間よりも短い
演算処理装置において、前記メモリに対する前記演算処
理装置のアクセスを検知するアクセス検知手段と、当該
検知に応じ、前記メモリのアクセスの時間に対応させた
、前記演算処理装置のウェイト時間を指示する外部指示
信号に基づき、前記演算処理サイクル毎に当該指示信号
の示すウェイト時間だけ前記演算処理装置をウェイト状
態に設定することにより前記メモリのアクセスタイムと
前記演算処理装置の演算処理タイミングを同期させるウ
ェイト制御手段とを具えたことを特徴とする。

【００１４】

【作用】本発明では、メモリに対する演算処理装置のア
クセスを検知した場合は、演算処理サイクルよりも長い
メモリのアクセスタイムに演算処理タイミングを同期さ
せるために、演算処理サイクル毎に指示時間だけ演算処
理装置をウェイト状態に設定する。このため、演算処理
装置はアクセス時間の異なるメモリに対してアクセスが
可能となる。さらに、アクセス時間の異なるメモリ、た
とえば、メモリカードを用いる場合でも、ウェイト時間
を指示信号によりウェイト制御手段に指示することで、
交換的にメモリカードを使用することができる。

【００１５】

【実施例】以下、図面を参照して、本発明実施例を説明
する。

【００１６】図１は本発明実施例の回路構成を示す。な
お、図８の従来例と同一の箇所には同一の符号を付して
おり、詳細な説明を省略する。

【００１７】図１の回路では、ＭＰＵ部１とメモリ（Ｒ
ＡＭ）２に加えてアクセスタイム設定スイッチ１１とウ
ェイト（ＷＡＩＴ）制御回路８が設けられている。メモ
リ（ＲＡＭ）２とアクセスタイム設定スイッチ１１は、
メモリカード７として、一体化されておりＭＰＵ部１側
と着脱自在とする。

【００１８】本実施例ではクロック（ＣＬＫ）信号の４
倍周期〜７倍周期の４種のアクセス時間を持つ複数メモ
リに対してＭＰＵ部１がアクセス可能であり、ＭＰＵ部
１自体は通常は４倍クロック周期をマシンサイクルとし
て動作する。

【００１９】ウェイト制御回路８はＭＰＵ部１に対して
一定周期でウェイト信号を所定時間発生し、ＭＰＵ部１
をウェイト（待機状態）に設定することで、接続のメモ
リ２のアクセス処理と、ＭＰＵ部１の演算処理タイミン
グとを同期させる。

【００２０】ウェイト制御回路８の発生するウェイト信
号の発生時間はアクセスタイム設定スイッチ１１の発生
する２ビットの指示信号ＳＥＴ０（符号９），ＳＥＴ１
（符号１０）により決定される。

【００２１】本実施例では図２に示すようにウェイト信
号の発生時間はＭＰＵ部１の動作クロックパルスについ
て０〜３個分の３種の時間だけ可変設定可能である。

【００２２】図１のウェイト制御回路８の回路構成の一
例を図３に示しておく。

【００２３】本回路では、メモリ２に対するアクセス要
求（アドレス信号Ａ０＝“１”）があり、かつ、ＭＰＵ
部１のＣＰＩ信号がレベル“１”ならびにウェイト信号
発生（ウェイト数“０”，ＷＳＥＴ０信号＝“０”）の
条件がそろったときに、アンドゲートの出力レベル１７
すなわち、ＪＫフリップフロップ１９のＪ入力がレベル
“１”となり、この時点でウェイト信号がレベル“１”
となる。

【００２４】このアンドゲートが本発明のアクセス検知
手段として動作する。

【００２５】また、ＣＰＩ信号＝“０”となった第１時
点，ＣＰＩ信号＝“０”となった時点から１ＣＬＫ後の
第２時点，２ＣＬＫ後の第３時点のいずれかの時点が指
示信号ＳＥＴ０，ＳＥＴ１により、選択されて、選択さ
れた時点においてＪ，Ｋフリップフロップ１９のＫ入力
がレベル“１”となり、レベル“１”のウェイト信号を
リセットする。

【００２６】このリセット処理によりウェイト信号のパ
ルス幅が可変設定される。

【００２７】このような回路において、ウェイト制御回
路８により発生されたウェイト（ＷＡＩＴ）信号を入力
すると、ＭＰＵ部１では図４に示すように通常クロック
（ＣＬＫ）３のｔ３部分とｔ４部分の間に、ウェイトク
ロックＷをウェイト信号の長さに応じて発生させ、ウェ
イト状態を保つ。なお、図４のタイミングチャートは、
アクセスタイム設定スイッチ１１によりＳＥＴ０信号＝
“０”，ＳＥＴ１信号＝“１”を設定し、ウェイトクロ
ック２個を発生させた場合のウェイト制御回路８内の信
号の発生タイミングを示している。

【００２８】また、このときのＭＰＵ部１内の信号発生
タイミングを図５に示す。

【００２９】さらに、ＳＥＴ０信号＝“１”，ＳＥＴ信
号＝“１”をアクセスタイム設定スイッチ１１により設
定し、ウェイトクロックを発生させないようにする場合
のウェイト制御回路８内の信号発生タイミングを図６に
示しておく。

【００３０】本実施例の他の回路構成例を図７に示す。

【００３１】図７の回路は図１の回路にリードレジスタ
１３およびライトレジスタ１４を付加している。

【００３２】リードレジスタ１３はアクセスタイム設定
スイッチ１１の発生する２ビットの指示信号をＭＰＵ部
１の指示信号＊ＲＤＳにより保持し、データバス１２に
出力する。

【００３３】ＭＰＵ部１はプログラム命令に従って＊Ｒ
ＤＳを発生し、リードレジスタ１４の指示信号をデータ
バス上から読取る。この後、ＭＰＵ部１ではプログラム
命令に従って、＊ＷＲＳ信号を発生し、データバス１２
を介して上述の読取りの指示信号をライトレジスタ１４
に書込む。ライトレジスタ１４は書込まれた指示信号を
ウェイト制御回路８に保持出力する。

【００３４】ライトレジスタ１４の保持信号はプログラ
ム命令に基づきＭＰＵ部１が発生する＊ＲＳＴ信号によ
りリセットされる。

【００３５】このように、アクセスタイム設定スイッチ
１１の指示信号をＭＰＵ部１を介してデータバス１２に
よりウェイト制御回路８に転送することで、アクセスタ
イム設定スイッチ１１とウェイト制御回路を接続する専
用の信号線が不要となる。

【００３６】以上、説明したように、本実施例では、１
マシンサイクルの中の第３番目の作動クロックと第４番
目の作動クロックの間に指定された個数ウェイトクロッ
クを挿入することで、すなわち、ＭＰＵ部１をウェイト
状態に設定する。このため、アクセス速度の遅いメモリ
２に対してＭＰＵ部１がアドレス信号および読み／書き
関連の制御信号を発生してから、メモリ２側が読み／書
き情報を確定するまでの間ＭＰＵ部１はウェイト状態が
続くので、アクセス時間の長いメモリ２と同期して、演
算処理を実行することができる。

【００３７】本実施例の他の次の例が挙げられる。

【００３８】１）本実施例ではアクセス時間の異なるメ
モリ（カード）２をＭＰＵ部１に交換的に接続する例を
挙げているが、ＭＰＵ部１側にさらに固定メモリがある
場合は、固定メモリおよびメモリカードのアクセス時間
に対応させてＭＰＵ部１のアクセスタイミングを自動切
換えすることもできる。

【００３９】この場合は、アドレス信号を信号解読する
デコーダによりアクセス対象のメモリを判別し、メモリ
カードがアクセス対象となった場合は、メモリカード側
のアクセス設定スイッチ１１の指示信号をウェイト制御
回路８に転送する。また、アクセス対象のメモリが内部
の固定メモリの場合は、このメモリに対応の指示信号を
上記デコーダからウェイト制御回路８に転送する。この
指示信号の転送切換えにはゲート回路を用いるとよい。

【００４０】２）本実施例ではウェイト制御回路８の一
例としてＪＫフリップフロップを用いる回路について説
明したが、ウェイト信号として用いるパルス信号のパル
ス幅を指示信号に応じて可変設定するパルス幅変更回路
はその他よく知られており、他のパルス幅変更回路を用
いることができることは言うまでもない。

【００４１】

【発明の効果】以上、説明したように、本発明によれば
、演算処理装置は固定のマシンサイクルでアクセス時間
の異なる種々メモリに対してアクセス可能となるので、
従来のように複数種の発振器を用意する必要はなく、装
置の小型化に寄与することができる。

【図面の簡単な説明】

【図１】本発明実施例の回路構成を示すブロック図であ
る。

【図２】本発明実施例のウェイト長さとその指示信号の
対応関係を示す説明図である。

【図３】図１のウェイト制御回路８の回路構成を示す回
路図である。

【図４】本発明実施例の信号の発生タイミングを示すタ
イミングチャートである。

【図５】本発明実施例の信号の発生タイミングを示すタ
イミングチャートである。

【図６】本発明実施例の信号の発生タイミングを示すタ
イミングチャートである。

【図７】本発明の他の回路構成を示すブロック図である
。

【図８】従来例の回路構成を示すブロック図である。

【図９】図８のＭＰＵ部１のアドレス空間を示すアドレ
スマップである。

【図１０】従来の信号の発生タイミングおよび発生時間
を示すタイミングチャートである。

【図１１】従来の信号の発生タイミングおよび発生時間
を示すタイミングチャートである。

【符号の説明】

１　　ＭＰＵ部 ２　　メモリ（ＲＡＭ） ３　　クロック（ＣＬＫ）信号 ４　　ＲＡＭ空間 ５　　アドレスバス ７　　メモリカード ８　　ウェイト（ＷＡＩＴ）制御回路 ９　　ＳＥＴ０信号線 １０　　ＳＥＴ１信号線 １１　　アクセスタイム設定スイッチ １２　　データバス １３　　リードレジスタ １４　　ライトレジスタ １５　　ウェイト（ＷＡＩＴ）信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　接続のメモリに対してアクセス可能な
   演算処理装置であって、該演算処理装置の演算処理サイ
   クルの時間が前記メモリのアクセス時間よりも短い演算
   処理装置において、前記メモリに対する前記演算処理装
   置のアクセスを検知するアクセス検知手段と、当該検知
   に応じ、前記メモリのアクセスの時間に対応させた、前
   記演算処理装置のウェイト時間を指示する外部指示信号
   に基づき、前記演算処理サイクル毎に当該指示信号の示
   すウェイト時間だけ前記演算処理装置をウェイト状態に
   設定することにより前記メモリのアクセスタイムと前記
   演算処理装置の演算処理タイミングを同期させるウェイ
   ト制御手段とを具えたことを特徴とする演算処理装置。