JPH04340240A - Icチップ接続構造の製造方法 - Google Patents
Icチップ接続構造の製造方法Info
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- JPH04340240A JPH04340240A JP3141122A JP14112291A JPH04340240A JP H04340240 A JPH04340240 A JP H04340240A JP 3141122 A JP3141122 A JP 3141122A JP 14112291 A JP14112291 A JP 14112291A JP H04340240 A JPH04340240 A JP H04340240A
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- JP
- Japan
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- chip
- solder
- wiring board
- terminal
- terminals
- Prior art date
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/231—Shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【技術分野】本発明はICチップ接続構造に関し、特に
電子装置に使用される配線基板への電子部品高密度実装
構造に関する。
電子装置に使用される配線基板への電子部品高密度実装
構造に関する。
【0002】
【従来技術】従来、配線基板とICチップとを接続する
場合、図3(a)に示されているように、まずICチッ
プ1上に半田端子102 をきのこ状態に形成する。そ
して、同図(b)に示されているように球形状に加熱溶
融後、冷却して形成したリフローされた半田103 と
する。
場合、図3(a)に示されているように、まずICチッ
プ1上に半田端子102 をきのこ状態に形成する。そ
して、同図(b)に示されているように球形状に加熱溶
融後、冷却して形成したリフローされた半田103 と
する。
【0003】次に、同図(c)に示されているように配
線基板4上に設けられた接続端子105 に半田103
を重ねて加熱リフローする。以上により、同図(d)
に示されているように半田6で接続される。なお、加熱
リフロー時には、必要に応じてフラックスや窒素雰囲気
を用いる。
線基板4上に設けられた接続端子105 に半田103
を重ねて加熱リフローする。以上により、同図(d)
に示されているように半田6で接続される。なお、加熱
リフロー時には、必要に応じてフラックスや窒素雰囲気
を用いる。
【0004】上述した従来の接続方法では、半田及び接
続端子ピッチが 0.3mm程度になると位置合せする
ときに横方向への動きを止める機構がないため合せにく
かったり、合せてもその後に動いてしまう場合があると
いう欠点があった。特に、ICチップ上の半田をリフロ
ーして球形状にした場合、すべりやすいという欠点があ
った。
続端子ピッチが 0.3mm程度になると位置合せする
ときに横方向への動きを止める機構がないため合せにく
かったり、合せてもその後に動いてしまう場合があると
いう欠点があった。特に、ICチップ上の半田をリフロ
ーして球形状にした場合、すべりやすいという欠点があ
った。
【0005】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は位置ズレなく接
続することのできるICチップ接続構造を提供すること
である。
ためになされたものであり、その目的は位置ズレなく接
続することのできるICチップ接続構造を提供すること
である。
【0006】
【発明の構成】本発明によるICチップ接続構造は、接
続端子を有する配線基板と、半田端子を有するICチッ
プとを含み、前記半田端子を溶融して前記配線基板と前
記ICチップとを接続するICチップ接続構造であって
、前記接続端子及び前記半田端子の一方を凸形状とし、
他方をこれと嵌合する凹形状としたことを特徴とする。
続端子を有する配線基板と、半田端子を有するICチッ
プとを含み、前記半田端子を溶融して前記配線基板と前
記ICチップとを接続するICチップ接続構造であって
、前記接続端子及び前記半田端子の一方を凸形状とし、
他方をこれと嵌合する凹形状としたことを特徴とする。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明によるICチップ接続構造の第1の実
施例の実装工程断面図である。
る。図1は本発明によるICチップ接続構造の第1の実
施例の実装工程断面図である。
【0008】まず、同図(a)に示されているように、
ICチップ1には、中央部に突起を有する半田端子2を
設けておく。次に同図(b)に示されているように、中
央部にくぼみを有する接続端子5を予め設けた配線基板
4を用意する。そしてICチップ1の半田端子の突起と
配線基板4の接続端子5のくぼみとを重ねると、両者が
嵌合され同図(c)に示されているようになる。この嵌
合構造により、位置合せの確認が可能であり、かつ、位
置合せ後にすべってズレることがない。
ICチップ1には、中央部に突起を有する半田端子2を
設けておく。次に同図(b)に示されているように、中
央部にくぼみを有する接続端子5を予め設けた配線基板
4を用意する。そしてICチップ1の半田端子の突起と
配線基板4の接続端子5のくぼみとを重ねると、両者が
嵌合され同図(c)に示されているようになる。この嵌
合構造により、位置合せの確認が可能であり、かつ、位
置合せ後にすべってズレることがない。
【0009】この嵌合状態において、最後に半田溶融リ
フローを行えば、同図(d)に示されているようにIC
チップ1と配線基板4とが接続される。
フローを行えば、同図(d)に示されているようにIC
チップ1と配線基板4とが接続される。
【0010】ここで、ICチップ1の中央部に突起を有
する半田端子2の製造方法としては、例えば次のような
ものがある。すなわち、フォトレジストを用いて第1段
の突起に対応する部分に窓をあけ、そこに半田メッキを
行って第1の突起を形成する。次に再びフォトレジスト
を用いて第1の突起の中央部に窓をあけ、そこに選択的
に半田メッキを行い、中央部に突起を形成する。
する半田端子2の製造方法としては、例えば次のような
ものがある。すなわち、フォトレジストを用いて第1段
の突起に対応する部分に窓をあけ、そこに半田メッキを
行って第1の突起を形成する。次に再びフォトレジスト
を用いて第1の突起の中央部に窓をあけ、そこに選択的
に半田メッキを行い、中央部に突起を形成する。
【0011】また、他の形成方法としては、はじめに、
中央突起に相当する高さの半田端子をメッキで形成し、
次にレジストを中央部に形成し、イオンビームエッチン
グで突起周辺部の半田のみをエッチングする。こうすれ
ば、中央部に突起のある半田端子が形成できる。
中央突起に相当する高さの半田端子をメッキで形成し、
次にレジストを中央部に形成し、イオンビームエッチン
グで突起周辺部の半田のみをエッチングする。こうすれ
ば、中央部に突起のある半田端子が形成できる。
【0012】なお、半田突起の直径は、下段が150
μmφ、中央の突起である上段が75μmφとすれば良
い。 また、半田突起の高さは下段が50μm、上段が80μ
mとすれば良い。
μmφ、中央の突起である上段が75μmφとすれば良
い。 また、半田突起の高さは下段が50μm、上段が80μ
mとすれば良い。
【0013】配線基板4上の接続端子5も同様に選択メ
ッキ法若しくはイオンビームエッチングによる選択エッ
チング法によって当業者が容易に形成できる。
ッキ法若しくはイオンビームエッチングによる選択エッ
チング法によって当業者が容易に形成できる。
【0014】一方、図2は本発明によるICチップ接続
構造の第2の実施例の実装工程断面図である。
構造の第2の実施例の実装工程断面図である。
【0015】本例では、まず同図(a)に示されている
ように、ICチップ1には、中央部にくぼみを有するリ
ング状の半田端子12を設けておく。次に、同図(b)
に示されているように、中央部に突起を有する接続端子
15を予め設けた配線基板4を用意する。そして、IC
チップ1の半田端子12のくぼみと接続端子15の突起
とを重ねると、両者が嵌合され同図(c)に示されてい
るようになる。この嵌合構造により、上述した第1の実
施例と同様に位置合せの確認が可能であり、位置合せ後
にズレることがない。
ように、ICチップ1には、中央部にくぼみを有するリ
ング状の半田端子12を設けておく。次に、同図(b)
に示されているように、中央部に突起を有する接続端子
15を予め設けた配線基板4を用意する。そして、IC
チップ1の半田端子12のくぼみと接続端子15の突起
とを重ねると、両者が嵌合され同図(c)に示されてい
るようになる。この嵌合構造により、上述した第1の実
施例と同様に位置合せの確認が可能であり、位置合せ後
にズレることがない。
【0016】この嵌合状態において、最後に半田溶融リ
フローを行えば、同図(d)に示されているようにIC
チップ1と配線基板4とが接続される。
フローを行えば、同図(d)に示されているようにIC
チップ1と配線基板4とが接続される。
【0017】つまり、ICチップ及び配線基板のいずれ
か一方に凸形状の端子を設け、他方に凹形状の端子を設
ければ良いのである。
か一方に凸形状の端子を設け、他方に凹形状の端子を設
ければ良いのである。
【0018】
【発明の効果】以上説明したように本発明は、ICチッ
プ及び配線基板の接合端子を嵌合する構造にしたので、
位置合せの確認ができ、位置合せ後にズレないという効
果を有する。
プ及び配線基板の接合端子を嵌合する構造にしたので、
位置合せの確認ができ、位置合せ後にズレないという効
果を有する。
【図1】本発明の第1の実施例によるICチップ接続構
造の実装工程断面図である。
造の実装工程断面図である。
【図2】本発明の第2の実施例によるICチップ接続構
造の実装工程断面図である。
造の実装工程断面図である。
【図3】従来のICチップ接続方式の工程断面図である
。
。
1 ICチップ
2,12 半田端子
4 配線基板
5,15 接続端子
Claims (1)
- 【請求項1】 接続端子を有する配線基板と、半田端
子を有するICチップとを含み、前記半田端子を溶融し
て前記配線基板と前記ICチップとを接続するICチッ
プ接続構造であって、前記接続端子及び前記半田端子の
一方を凸形状とし、他方をこれと嵌合する凹形状とした
ことを特徴とするICチップ接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141122A JPH04340240A (ja) | 1991-05-16 | 1991-05-16 | Icチップ接続構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141122A JPH04340240A (ja) | 1991-05-16 | 1991-05-16 | Icチップ接続構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340240A true JPH04340240A (ja) | 1992-11-26 |
Family
ID=15284673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141122A Pending JPH04340240A (ja) | 1991-05-16 | 1991-05-16 | Icチップ接続構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340240A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330360A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JP2005101614A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | 改善されたソルダバンプ及び改善されたソルダバンプ構造の形成方法 |
| JP2008091692A (ja) * | 2006-10-03 | 2008-04-17 | Alps Electric Co Ltd | 半導体回路モジュールの製造方法 |
| JP2008130992A (ja) * | 2006-11-24 | 2008-06-05 | Fujitsu Ltd | 実装構造体とその製造方法および半導体装置とその製造方法 |
| US7405478B2 (en) | 2004-11-26 | 2008-07-29 | Denso Corporation | Substrate package structure and packaging method thereof |
| JP2014239131A (ja) * | 2013-06-07 | 2014-12-18 | 日本電信電話株式会社 | 接合構造およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279645A (ja) * | 1986-05-28 | 1987-12-04 | Hitachi Ltd | はんだ接続方法 |
| JPS63272044A (ja) * | 1987-04-30 | 1988-11-09 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS63305523A (ja) * | 1987-06-05 | 1988-12-13 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JPS6489345A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Metal bump and manufacture thereof |
-
1991
- 1991-05-16 JP JP3141122A patent/JPH04340240A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62279645A (ja) * | 1986-05-28 | 1987-12-04 | Hitachi Ltd | はんだ接続方法 |
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| JP2014239131A (ja) * | 2013-06-07 | 2014-12-18 | 日本電信電話株式会社 | 接合構造およびその製造方法 |
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