JPH04340637A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
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- JPH04340637A JPH04340637A JP3112946A JP11294691A JPH04340637A JP H04340637 A JPH04340637 A JP H04340637A JP 3112946 A JP3112946 A JP 3112946A JP 11294691 A JP11294691 A JP 11294691A JP H04340637 A JPH04340637 A JP H04340637A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6026—Prefetching based on access pattern detection, e.g. stride based prefetch
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、キャッシュ制御方式
に関し、ディスクキャッシュシステムにおけるキャッシ
ュメモリの管理に関するものである。
に関し、ディスクキャッシュシステムにおけるキャッシ
ュメモリの管理に関するものである。
【０００２】
【従来の技術】図５はディスクキャッシュを持つディス
クサブシステムの構成であり、１はＣＰＵ、２はディス
ク装置、３はＣＰＵ１からのコマンドを受けて、ディス
ク装置２にアクセスし、データをＣＰＵに送るディスク
制御装置、４はディスク制御装置３内に存在するキャッ
シュメモリ、５はキャッシュメモリ４を管理するための
テーブルである。
クサブシステムの構成であり、１はＣＰＵ、２はディス
ク装置、３はＣＰＵ１からのコマンドを受けて、ディス
ク装置２にアクセスし、データをＣＰＵに送るディスク
制御装置、４はディスク制御装置３内に存在するキャッ
シュメモリ、５はキャッシュメモリ４を管理するための
テーブルである。
【０００３】次に動作について説明する。ＣＰＵ１から
ディスク装置２に対する読み出し指令を受け取ったディ
スク制御装置３は、テーブル５を参照し、読み出すべき
データがキャッシュメモリ４に存在するかどうか調べ、
存在しない場合には、ディスク装置２をアクセスしてデ
ータを読み出してＣＰＵ１に転送するとともに、キャッ
シュメモリ４に格納する。また、データがキャッシュメ
モリ４中に存在する場合にはディスク装置２をアクセス
することなくキャッシュメモリ４からＣＰＵ１にデータ
を転送する。
ディスク装置２に対する読み出し指令を受け取ったディ
スク制御装置３は、テーブル５を参照し、読み出すべき
データがキャッシュメモリ４に存在するかどうか調べ、
存在しない場合には、ディスク装置２をアクセスしてデ
ータを読み出してＣＰＵ１に転送するとともに、キャッ
シュメモリ４に格納する。また、データがキャッシュメ
モリ４中に存在する場合にはディスク装置２をアクセス
することなくキャッシュメモリ４からＣＰＵ１にデータ
を転送する。
【０００４】ディスク装置２からの読み出しには機械的
動作を併なうため、データの読み出しには数十ｍｓ程度
要するが、キャッシュメモリ４からの読み出しはほとん
ど瞬時に行なうことができる。
動作を併なうため、データの読み出しには数十ｍｓ程度
要するが、キャッシュメモリ４からの読み出しはほとん
ど瞬時に行なうことができる。
【０００５】このように、キャッシュメモリ４を用いる
ことによって、ディスク装置２へのアクセスを見かけ上
昇することができる。
ことによって、ディスク装置２へのアクセスを見かけ上
昇することができる。
【０００６】しかし、キャッシュメモリ４の容量は限ら
れているため、アクセスされたデータがキャッシュメモ
リ４中に存在する確率（ヒット率）を高くするためには
、次にアクセスされそうなデータをキャッシュメモリ４
中に残しておくことが望ましい。
れているため、アクセスされたデータがキャッシュメモ
リ４中に存在する確率（ヒット率）を高くするためには
、次にアクセスされそうなデータをキャッシュメモリ４
中に残しておくことが望ましい。
【０００７】しかし、一般にアクセスされそうなデータ
を予想することは困難であるため、最も近い過去にアク
セスされたデータが最もアクセスされやすいとするいわ
ゆるＬＲＵアルゴリズムが一般に用いられている。
を予想することは困難であるため、最も近い過去にアク
セスされたデータが最もアクセスされやすいとするいわ
ゆるＬＲＵアルゴリズムが一般に用いられている。
【０００８】また、たとえば、特開昭６３−４３５６号
公報に開示された技術のように、シーケンシャルアクセ
スの場合、連続する領域が続けてアクセスされるため、
ある領域をアクセスした際に、その先の領域もまとめて
先読みしておくと効果的であるため、ＣＰＵ１はシーケ
ンシャルモードを設定して、ディスク制御装置３に読み
出し要求を出し、これを受けたディスク制御装置３は、
ディスク装置２からデータを読み出してＣＰＵ１に転送
した後も、ディスク装置２からデータを読み出してキャ
ッシュメモリ４に格納しておくことにより、連続する領
域のアクセスに対するヒット率を向上させることができ
る。
公報に開示された技術のように、シーケンシャルアクセ
スの場合、連続する領域が続けてアクセスされるため、
ある領域をアクセスした際に、その先の領域もまとめて
先読みしておくと効果的であるため、ＣＰＵ１はシーケ
ンシャルモードを設定して、ディスク制御装置３に読み
出し要求を出し、これを受けたディスク制御装置３は、
ディスク装置２からデータを読み出してＣＰＵ１に転送
した後も、ディスク装置２からデータを読み出してキャ
ッシュメモリ４に格納しておくことにより、連続する領
域のアクセスに対するヒット率を向上させることができ
る。
【０００９】
【発明が解決しようとする課題】しかし、この方式はデ
ィスクアクセスの際にあらかじめアクセスモードを設定
しなければならないため、Ｓ／Ｗインタフェースを変更
しなければならず、従来のシステム（プログラム）には
シーケンシャルアクセスに対して効率のよいディスクキ
ャッシュを組み込むことが出来ないという問題があった
。
ィスクアクセスの際にあらかじめアクセスモードを設定
しなければならないため、Ｓ／Ｗインタフェースを変更
しなければならず、従来のシステム（プログラム）には
シーケンシャルアクセスに対して効率のよいディスクキ
ャッシュを組み込むことが出来ないという問題があった
。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、ディスク制御装置３がシーケン
シャルアクセスを検出することにより、従来のＳ／Ｗイ
ンタフェースを変更することなく、シーケンシャルアク
セスに対するキャッシュヒット率を向上させることが出
来、かつキャッシュメモリを有効に活用出来るキャッシ
ュ制御方式を提供することを目的とする。
ためになされたもので、ディスク制御装置３がシーケン
シャルアクセスを検出することにより、従来のＳ／Ｗイ
ンタフェースを変更することなく、シーケンシャルアク
セスに対するキャッシュヒット率を向上させることが出
来、かつキャッシュメモリを有効に活用出来るキャッシ
ュ制御方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係るキャッ
シュ制御方式は、以下の要素を有するものである。 （ａ）外部記憶装置のデータを一時保管するキャッシュ
メモリ、（ｂ）データの転送要求に対して、外部記憶装
置とキャッシュメモリのいずれかからデータを転送する
転送手段、（ｃ）データの転送要求が順次アクセスか否
かを判定するアクセスモード判定手段、（ｄ）アクセス
モード判定手段によりデータの転送要求が順次アクセス
であると判定されたとき外部記憶装置から所定量のデー
タをキャッシュメモリに先読みする先読み手段。
シュ制御方式は、以下の要素を有するものである。 （ａ）外部記憶装置のデータを一時保管するキャッシュ
メモリ、（ｂ）データの転送要求に対して、外部記憶装
置とキャッシュメモリのいずれかからデータを転送する
転送手段、（ｃ）データの転送要求が順次アクセスか否
かを判定するアクセスモード判定手段、（ｄ）アクセス
モード判定手段によりデータの転送要求が順次アクセス
であると判定されたとき外部記憶装置から所定量のデー
タをキャッシュメモリに先読みする先読み手段。
【００１２】第２の発明に係るキャッシュ制御方式は、
以下の工程を有するものである。 （ａ）データをキャッシュメモリか外部記憶装置から転
送する転送工程、（ｂ）少なくとも、転送工程により外
部記憶装置からデータが転送される場合、及び、あらか
じめ先読みされたデータのうち所定のデータが転送され
た場合のいずれかの場合、外部記憶装置からデータを先
読みする先読み工程、（ｃ）転送されたデータが先読み
工程で先読みされたデータかそれ以外かにより、そのデ
ータのキャッシュメモリ内での保持優先順位を変更する
リンク工程。
以下の工程を有するものである。 （ａ）データをキャッシュメモリか外部記憶装置から転
送する転送工程、（ｂ）少なくとも、転送工程により外
部記憶装置からデータが転送される場合、及び、あらか
じめ先読みされたデータのうち所定のデータが転送され
た場合のいずれかの場合、外部記憶装置からデータを先
読みする先読み工程、（ｃ）転送されたデータが先読み
工程で先読みされたデータかそれ以外かにより、そのデ
ータのキャッシュメモリ内での保持優先順位を変更する
リンク工程。
【００１３】
【作用】第１の発明におけるアクセスモード判定手段は
データ転送要素が順次アクセスか否かを判断し、順次ア
クセスモードの場合は先読み手段が外部記憶装置からデ
ータをキャッシュメモリに先読みするので、順次アクセ
スに対してのヒット率を高めることができる。
データ転送要素が順次アクセスか否かを判断し、順次ア
クセスモードの場合は先読み手段が外部記憶装置からデ
ータをキャッシュメモリに先読みするので、順次アクセ
スに対してのヒット率を高めることができる。
【００１４】第２の発明における先読み工程は、外部記
憶装置にアクセスする際に先読みを行なっておき、その
後先読みしたデータに対してアクセスがなされた場合に
は、まとめて次の先読みを行なう。また、リンク工程は
この先読みしたデータが格納されたキャッシュのブロッ
クを使用後に優先的に解放するので、ヒット率を高める
ことができるとともに一度アクセスされたブロックを直
ちに解放するため、他のデータがこのブロックを利用可
能となる。
憶装置にアクセスする際に先読みを行なっておき、その
後先読みしたデータに対してアクセスがなされた場合に
は、まとめて次の先読みを行なう。また、リンク工程は
この先読みしたデータが格納されたキャッシュのブロッ
クを使用後に優先的に解放するので、ヒット率を高める
ことができるとともに一度アクセスされたブロックを直
ちに解放するため、他のデータがこのブロックを利用可
能となる。
【００１５】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１〜５は従来例で説明したものと
同様であり、３１はＣＰＵ１からのデータ転送要求に対
してディスク２とキャッシュメモリ４のいずれかからデ
ータを転送する転送手段、３２は管理テーブルの各ブロ
ックの生成変更解放を行なう管理手段、３３はＣＰＵ１
からのデータ転送要求がシーケンシャルアクセスか否か
を判定するアクセスモード判定手段、３４はＣＰＵ１か
らのアクセスがシーケンシャルアクセスの場合にディス
ク２からデータを先読みする先読み手段である。
する。図１において、１〜５は従来例で説明したものと
同様であり、３１はＣＰＵ１からのデータ転送要求に対
してディスク２とキャッシュメモリ４のいずれかからデ
ータを転送する転送手段、３２は管理テーブルの各ブロ
ックの生成変更解放を行なう管理手段、３３はＣＰＵ１
からのデータ転送要求がシーケンシャルアクセスか否か
を判定するアクセスモード判定手段、３４はＣＰＵ１か
らのアクセスがシーケンシャルアクセスの場合にディス
ク２からデータを先読みする先読み手段である。
【００１６】図２はキャッシュの管理テーブル５の詳細
であり、キャッシュの管理単位であるブロックと１対１
に対応している。８はキャッシュメモリに保持している
データをブロックとして管理するためのブロックアドレ
ス、９と１０は前方及び後方ポインタでＬＲＵを実現す
るためのリンクを構成するものであり、７は先読みされ
たデータに対してセットされるＰ（Ｐｒｅｆｅｔｃｈｅ
ｄ）フラグである。６は先読みされたデータのうち、そ
れ以後のブロックが先読みされていないブロックに対し
てのみセットされるＬ（Ｌａｓｔ）フラグである。
であり、キャッシュの管理単位であるブロックと１対１
に対応している。８はキャッシュメモリに保持している
データをブロックとして管理するためのブロックアドレ
ス、９と１０は前方及び後方ポインタでＬＲＵを実現す
るためのリンクを構成するものであり、７は先読みされ
たデータに対してセットされるＰ（Ｐｒｅｆｅｔｃｈｅ
ｄ）フラグである。６は先読みされたデータのうち、そ
れ以後のブロックが先読みされていないブロックに対し
てのみセットされるＬ（Ｌａｓｔ）フラグである。
【００１７】簡単のため、ＣＰＵ１からの読み出し要求
はすべてキャッシュのブロックサイズ単位で行なわれる
ものとして、図３のフローチャートに従って動作を説明
する。図３において、１１は転送工程、１２はリンク工
程、１３は先読み工程である。
はすべてキャッシュのブロックサイズ単位で行なわれる
ものとして、図３のフローチャートに従って動作を説明
する。図３において、１１は転送工程、１２はリンク工
程、１３は先読み工程である。
【００１８】ディスク制御装置２にＣＰＵ１から読み出
し要求があった際に、転送手段３１はキャッシュメモリ
４にデータがあるかどうかを判定し（ステップ１）、ヒ
ットした場合にはキャッシュメモリ４からデータを転送
させる（ステップ２）。
し要求があった際に、転送手段３１はキャッシュメモリ
４にデータがあるかどうかを判定し（ステップ１）、ヒ
ットした場合にはキャッシュメモリ４からデータを転送
させる（ステップ２）。
【００１９】この時、管理手段３２は、ＬＲＵリンクを
更新するが、Ｐフラグを調べ（ステップ３）、Ｐフラグ
がセットされていない場合はランダムアクセスのデータ
とみなしてこのブロックをリンクの先頭とする（ステッ
プ４）。Ｐフラグがセットされている場合には、このデ
ータはシーケンシャルアクセスによりアクセスされたデ
ータとみなしてリンクの最後尾とする（ステップ５）。 最後尾とすることにより、キャッシュメモリ４が満杯に
なってキャッシュメモリのブロックを古い順に消す際の
最初に消されるデータとなる。
更新するが、Ｐフラグを調べ（ステップ３）、Ｐフラグ
がセットされていない場合はランダムアクセスのデータ
とみなしてこのブロックをリンクの先頭とする（ステッ
プ４）。Ｐフラグがセットされている場合には、このデ
ータはシーケンシャルアクセスによりアクセスされたデ
ータとみなしてリンクの最後尾とする（ステップ５）。 最後尾とすることにより、キャッシュメモリ４が満杯に
なってキャッシュメモリのブロックを古い順に消す際の
最初に消されるデータとなる。
【００２０】次にアクセスモード判定手段３３は、この
ブロックのＬフラグがセットされているかを調べ（ステ
ップ６）、セットされている場合には、シーケンシャル
アクセスが行なわれていると判断する。先読み手段３４
はまずこのブロックのＬフラグをクリアした後、数ブロ
ックまとめて先読みを行ない、すべての先読みしたブロ
ックのＰフラグをセットする。そして最後に先読みした
ブロックのみＬフラグをセットする（ステップ７〜８）
。これにより次回以降のシーケンシャルアクセスをヒッ
トさせることができる。
ブロックのＬフラグがセットされているかを調べ（ステ
ップ６）、セットされている場合には、シーケンシャル
アクセスが行なわれていると判断する。先読み手段３４
はまずこのブロックのＬフラグをクリアした後、数ブロ
ックまとめて先読みを行ない、すべての先読みしたブロ
ックのＰフラグをセットする。そして最後に先読みした
ブロックのみＬフラグをセットする（ステップ７〜８）
。これにより次回以降のシーケンシャルアクセスをヒッ
トさせることができる。
【００２１】なお、転送手段３１はステップ１でミスヒ
ットだった場合には、ディスクから転送する（ステップ
９）が、この時は管理手段３２がこのブロックをＬＲＵ
リンクの先頭とするとともに（ステップ１０）、先読み
手段３４が１ブロックだけの先読みを行ない、Ｐ，Ｌフ
ラグを共にセットする（ステップ１１，１２）。
ットだった場合には、ディスクから転送する（ステップ
９）が、この時は管理手段３２がこのブロックをＬＲＵ
リンクの先頭とするとともに（ステップ１０）、先読み
手段３４が１ブロックだけの先読みを行ない、Ｐ，Ｌフ
ラグを共にセットする（ステップ１１，１２）。
【００２２】次に、この動作の具体例を図４をもとに説
明する。簡単のためにキャッシュメモリ４の保持できる
最大ブロック数は３とし、動作開始時にキャッシュメモ
リ４は未使用であるものとし、動作開始時からシーケン
シャルアクセスをする場合について説明する。
明する。簡単のためにキャッシュメモリ４の保持できる
最大ブロック数は３とし、動作開始時にキャッシュメモ
リ４は未使用であるものとし、動作開始時からシーケン
シャルアクセスをする場合について説明する。
【００２３】まず、ＣＰＵ１がディスク制御装置３にシ
ーケンシャルアクセスの先頭のデータの転送要求をだす
と、ステップ１，９によりディスク２からデータがＣＰ
Ｕ１に転送され、ステップ１０によりこれをブロック１
としてキャッシュメモリ４と管理テーブル５に保持する
。図４（ａ）はこの時の管理テーブルの状態を示してい
る。次にステップ１１，１２によりブロック２が先読み
され、Ｐ＝１，Ｌ＝１として図４（ｂ）のように保持さ
れる。
ーケンシャルアクセスの先頭のデータの転送要求をだす
と、ステップ１，９によりディスク２からデータがＣＰ
Ｕ１に転送され、ステップ１０によりこれをブロック１
としてキャッシュメモリ４と管理テーブル５に保持する
。図４（ａ）はこの時の管理テーブルの状態を示してい
る。次にステップ１１，１２によりブロック２が先読み
され、Ｐ＝１，Ｌ＝１として図４（ｂ）のように保持さ
れる。
【００２４】続いてＣＰＵ１がブロック２の転送要求を
出すと、ステップ１，２によりブロック２に保持したデ
ータがキャッシュメモリ４からＣＰＵ１に転送される。 ステップ３，４によりこのブロック２は図４（ｃ）に示
すようにＬＲＵリンクの最後尾にリンク付けられる。
出すと、ステップ１，２によりブロック２に保持したデ
ータがキャッシュメモリ４からＣＰＵ１に転送される。 ステップ３，４によりこのブロック２は図４（ｃ）に示
すようにＬＲＵリンクの最後尾にリンク付けられる。
【００２５】次に、ステップ６，７，８によりブロック
２のＬ＝１のため、次の２ブロックが先読みされ、ブロ
ック３とブロック４がキャッシュメモリ４と管理テーブ
ル５に保持される。ブロック３はＰ＝１，Ｌ＝０となる
が、ブロック４はＰ＝１，Ｌ＝１となる。また、このと
き、キャッシュメモリ４に保持できる最大ブロック数＝
３なので、ブロック３とブロック４を保持するためにＬ
ＲＵリンクの最後尾のブロック、すなわちブロック２が
消される。こうして図４（ｄ）に示す状態になる。
２のＬ＝１のため、次の２ブロックが先読みされ、ブロ
ック３とブロック４がキャッシュメモリ４と管理テーブ
ル５に保持される。ブロック３はＰ＝１，Ｌ＝０となる
が、ブロック４はＰ＝１，Ｌ＝１となる。また、このと
き、キャッシュメモリ４に保持できる最大ブロック数＝
３なので、ブロック３とブロック４を保持するためにＬ
ＲＵリンクの最後尾のブロック、すなわちブロック２が
消される。こうして図４（ｄ）に示す状態になる。
【００２６】次にＣＰＵ１が再び次のデータ転送要求を
出すとステップ１，２によりブロック３が転送され、ス
テップ３，５により図４（ｅ）に示すようにブロック３
がＬＲＵリンクの最後尾になる。そしてステップ６によ
りブロック３はＬ＝０なのでなにもしないでＥＮＤに抜
ける。
出すとステップ１，２によりブロック３が転送され、ス
テップ３，５により図４（ｅ）に示すようにブロック３
がＬＲＵリンクの最後尾になる。そしてステップ６によ
りブロック３はＬ＝０なのでなにもしないでＥＮＤに抜
ける。
【００２７】次にＣＰＵ１が次のデータ転送要求を出す
とステップ１，２によりブロック４が転送され、ステッ
プ３，５により図４（ｆ）に示すようにブロック４がＬ
ＲＵリンクの最後尾になる。ステップ６ではブロック４
のＬ＝１なので次の２ブロックを先読みし、ブロック５
のＰ＝１，Ｌ＝０、ブロック６のＰ＝１，Ｌ＝１として
保持する。このときキャッシュメモリ４は満杯なのでブ
ロック３と４は消される。こうして図４（ｇ）に示す状
態になる。
とステップ１，２によりブロック４が転送され、ステッ
プ３，５により図４（ｆ）に示すようにブロック４がＬ
ＲＵリンクの最後尾になる。ステップ６ではブロック４
のＬ＝１なので次の２ブロックを先読みし、ブロック５
のＰ＝１，Ｌ＝０、ブロック６のＰ＝１，Ｌ＝１として
保持する。このときキャッシュメモリ４は満杯なのでブ
ロック３と４は消される。こうして図４（ｇ）に示す状
態になる。
【００２８】もし、ここでＣＰＵ１がシーケンシャルア
クセスをやめ連続しないデータをアクセスしようとする
と、このデータがキャッシュメモリ４にあればステップ
１，２，３，４，６を経由した処理が行なわれ、ディス
ク２にあれば、ステップ１，９，１０，１１，１２を経
由した処理が行なわれる。
クセスをやめ連続しないデータをアクセスしようとする
と、このデータがキャッシュメモリ４にあればステップ
１，２，３，４，６を経由した処理が行なわれ、ディス
ク２にあれば、ステップ１，９，１０，１１，１２を経
由した処理が行なわれる。
【００２９】この具体例でわかるようにＬフラグとＰフ
ラグともシーケンシャルアクセスを判定するためのフラ
グとして用いられているがＬフラグは先読みするか否か
を判定するフラグであり、Ｐフラグはそのデータが先読
みされたデータであることを判定するフラグであり、同
時にそのデータを使用後にキャッシュメモリから消して
もよいかの判定に用いるフラグである。
ラグともシーケンシャルアクセスを判定するためのフラ
グとして用いられているがＬフラグは先読みするか否か
を判定するフラグであり、Ｐフラグはそのデータが先読
みされたデータであることを判定するフラグであり、同
時にそのデータを使用後にキャッシュメモリから消して
もよいかの判定に用いるフラグである。
【００３０】以上のように、この実施例では、ディスク
キャッシュシステムにおいて、キャッシュミスの場合に
、ステージングを行なう際に一定量のデータの先読みを
行なっておき、先読みを行った最後のデータにはフラグ
をセットしておき、このフラグがセットされたデータに
ヒットした場合には、シーケンシャルアクセスが行なわ
れていると判定してさらに、まとめて先読みを行なうこ
とを特徴としたディスクキャッシュ制御方式を説明した
。
キャッシュシステムにおいて、キャッシュミスの場合に
、ステージングを行なう際に一定量のデータの先読みを
行なっておき、先読みを行った最後のデータにはフラグ
をセットしておき、このフラグがセットされたデータに
ヒットした場合には、シーケンシャルアクセスが行なわ
れていると判定してさらに、まとめて先読みを行なうこ
とを特徴としたディスクキャッシュ制御方式を説明した
。
【００３１】また、先読みしたすべてのデータにはフラ
グをセットしておき、このフラグがセットされたブロッ
クにヒットした場合には、シーケンシャルアクセスが行
なわれていると判定して、このブロックを次回の追い出
し対象とする事を特徴とするディスクキャッシュ制御方
式を説明した。
グをセットしておき、このフラグがセットされたブロッ
クにヒットした場合には、シーケンシャルアクセスが行
なわれていると判定して、このブロックを次回の追い出
し対象とする事を特徴とするディスクキャッシュ制御方
式を説明した。
【００３２】実施例２．なお、上記実施例では、先読み
した最後のブロックにＬフラグをセットするものとした
が、１ブロックあるいは数ブロック手前にフラグをセッ
トしておき、このブロックにヒットした場合には、１ブ
ロックあるいは数ブロック先から先読みを行なわせても
よい。
した最後のブロックにＬフラグをセットするものとした
が、１ブロックあるいは数ブロック手前にフラグをセッ
トしておき、このブロックにヒットした場合には、１ブ
ロックあるいは数ブロック先から先読みを行なわせても
よい。
【００３３】実施例３．また、上記実施例では先読みし
たデータのＬフラグとＰフラグをセットすることにより
アクセスモード判定手段がシーケンシャルアクセスを判
定していたが、両フラグがある必要はなく一方だけでも
よい。特に第１の発明に係るディスク制御方式にはＬフ
ラグのみあればよい。
たデータのＬフラグとＰフラグをセットすることにより
アクセスモード判定手段がシーケンシャルアクセスを判
定していたが、両フラグがある必要はなく一方だけでも
よい。特に第１の発明に係るディスク制御方式にはＬフ
ラグのみあればよい。
【００３４】実施例４．また、上記実施例ではアクセス
モード判定手段がフラグを用いてシーケンシャルアクセ
スか否かを判定する場合を示したが、他の方法でシーケ
ンシャルアクセスを判定する場合でもよい。たとえば、
以前にアクセスしたデータのアドレスを記憶しておき、
今回アクセスしたデータのアドレスと比較することによ
りシーケンシャルアクセスか否かを判定してもよい。こ
のように、アクセスモード判定手段は既存のシステムソ
フトウェアの改修を一切行なわずに自動的にシーケンシ
ャルアクセスか否かを判定するところに特徴がある。
モード判定手段がフラグを用いてシーケンシャルアクセ
スか否かを判定する場合を示したが、他の方法でシーケ
ンシャルアクセスを判定する場合でもよい。たとえば、
以前にアクセスしたデータのアドレスを記憶しておき、
今回アクセスしたデータのアドレスと比較することによ
りシーケンシャルアクセスか否かを判定してもよい。こ
のように、アクセスモード判定手段は既存のシステムソ
フトウェアの改修を一切行なわずに自動的にシーケンシ
ャルアクセスか否かを判定するところに特徴がある。
【００３５】
【発明の効果】以上のように、第１，第２の発明によれ
ば、シーケンシャルアクセスを検出し、検出した場合に
は先読みを行なうとしたので、シーケンシャルアクセス
時のヒット率が向上するという効果がある。
ば、シーケンシャルアクセスを検出し、検出した場合に
は先読みを行なうとしたので、シーケンシャルアクセス
時のヒット率が向上するという効果がある。
【００３６】さらに第２の発明によれば、先読みしたブ
ロックにヒットした場合には直ちにこのブロックを解放
するため、他のデータをこのブロックに格納でき、キャ
ッシュメモリを有効に活用することができる。
ロックにヒットした場合には直ちにこのブロックを解放
するため、他のデータをこのブロックに格納でき、キャ
ッシュメモリを有効に活用することができる。
【図１】本発明によるキャッシュ制御方式のブロック図
。
。
【図２】本発明による管理テーブルの構成を示す図。
【図３】本発明による動作を示すフローチャート図。
【図４】本発明の具体例を示す図。
【図５】キャッシュメモリを備えた従来のディスクサブ
システムの図。
システムの図。
１ ＣＰＵ
２ ディスク装置
３ ディスク制御装置
４ キャッシュメモリ
５ 管理テーブル
６ Ｌフラグ
７ Ｐフラグ
８ ブロックのアドレス
９ 前方ポインタ
１０ 後方ポインタ
１１ 転送工程
１２ リンク工程
１３ 先読み工程
３１ 転送手段
３２ 管理手段
３３ アクセスモード判定手段
３４ 先読み手段
Claims (2)
- 【請求項１】 以下の要素を有するキャッシュ制御方
式（ａ）外部記憶装置のデータを一時保管するキャッシ
ュメモリ、（ｂ）データの転送要求に対して、外部記憶
装置とキャッシュメモリのいずれかからデータを転送す
る転送手段、（ｃ）データの転送要求が順次アクセスか
否かを判定するアクセスモード判定手段、（ｄ）アクセ
スモード判定手段によりデータの転送要求が順次アクセ
スであると判定されたとき外部記憶装置から所定量のデ
ータをキャッシュメモリに先読みする先読み手段。 - 【請求項２】 以下の工程を有するキャッシュ制御方
式（ａ）データをキャッシュメモリか外部記憶装置から
転送する転送工程、（ｂ）少なくとも、転送工程により
外部記憶装置からデータが転送される場合、及び、あら
かじめ先読みされたデータのうち所定のデータが転送さ
れた場合のいずれかの場合、外部記憶装置からデータを
先読みする先読み工程、（ｃ）転送されたデータが先読
み工程で先読みされたデータかそれ以外かにより、その
データのキャッシュメモリ内での保持優先順位を変更す
るリンク工程。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112946A JPH04340637A (ja) | 1991-05-17 | 1991-05-17 | キャッシュ制御方式 |
| EP92108149A EP0513784A1 (en) | 1991-05-17 | 1992-05-14 | Cache control system |
| CA 2068807 CA2068807A1 (en) | 1991-05-17 | 1992-05-15 | Cache control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112946A JPH04340637A (ja) | 1991-05-17 | 1991-05-17 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340637A true JPH04340637A (ja) | 1992-11-27 |
Family
ID=14599478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112946A Pending JPH04340637A (ja) | 1991-05-17 | 1991-05-17 | キャッシュ制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0513784A1 (ja) |
| JP (1) | JPH04340637A (ja) |
| CA (1) | CA2068807A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011514593A (ja) * | 2008-06-25 | 2011-05-06 | インテル・コーポレーション | キャッシュ利用に関する装置および方法 |
| US8006040B2 (en) * | 2006-03-13 | 2011-08-23 | Kabushiki Kaisha Toshiba | Data storage device and method thereof |
| US8671246B2 (en) | 2007-01-30 | 2014-03-11 | Fujitsu Limited | Information processing system and information processing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381539A (en) * | 1992-06-04 | 1995-01-10 | Emc Corporation | System and method for dynamically controlling cache management |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648458A (en) * | 1987-06-22 | 1989-01-12 | Ibm | Prefetching of line sequentially to cache memory of computer from main memory |
| US4882642A (en) * | 1987-07-02 | 1989-11-21 | International Business Machines Corporation | Sequentially processing data in a cached data storage system |
-
1991
- 1991-05-17 JP JP3112946A patent/JPH04340637A/ja active Pending
-
1992
- 1992-05-14 EP EP92108149A patent/EP0513784A1/en not_active Withdrawn
- 1992-05-15 CA CA 2068807 patent/CA2068807A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006040B2 (en) * | 2006-03-13 | 2011-08-23 | Kabushiki Kaisha Toshiba | Data storage device and method thereof |
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| JP2011514593A (ja) * | 2008-06-25 | 2011-05-06 | インテル・コーポレーション | キャッシュ利用に関する装置および方法 |
| US8433854B2 (en) | 2008-06-25 | 2013-04-30 | Intel Corporation | Apparatus and method for cache utilization |
| JP2013178818A (ja) * | 2008-06-25 | 2013-09-09 | Intel Corp | キャッシュ利用に関する装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2068807A1 (en) | 1992-11-18 |
| EP0513784A1 (en) | 1992-11-19 |
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