JPH04340747A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04340747A JPH04340747A JP11316291A JP11316291A JPH04340747A JP H04340747 A JPH04340747 A JP H04340747A JP 11316291 A JP11316291 A JP 11316291A JP 11316291 A JP11316291 A JP 11316291A JP H04340747 A JPH04340747 A JP H04340747A
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- JP
- Japan
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- integrated circuit
- power supply
- cell
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、更に詳しくは、Ｐチャネル及びＮチャネルトラン
ジスタ（ＣＭＯＳトランジスタ）から構成されるスタン
ダードセル方式のセルを備える半導体集積回路装置に関
する。
関し、更に詳しくは、Ｐチャネル及びＮチャネルトラン
ジスタ（ＣＭＯＳトランジスタ）から構成されるスタン
ダードセル方式のセルを備える半導体集積回路装置に関
する。
【０００２】半導体集積回路装置は、開発期間を短縮す
るためにカスタム品はもとより汎用品においてもスタン
ダードセル方式のセルを採用することが一般的になって
いる。スタンダードセルにおいては、コスト低減のため
集積密度をできるだけ向上させたいとする要請が極めて
強く、また、クロックの高速化のために消費電流密度が
増大する傾向にあり、電源配線のサイズもますます大き
くなっているため、前記集積密度の向上に制約が生じて
いる。
るためにカスタム品はもとより汎用品においてもスタン
ダードセル方式のセルを採用することが一般的になって
いる。スタンダードセルにおいては、コスト低減のため
集積密度をできるだけ向上させたいとする要請が極めて
強く、また、クロックの高速化のために消費電流密度が
増大する傾向にあり、電源配線のサイズもますます大き
くなっているため、前記集積密度の向上に制約が生じて
いる。
【０００３】
【従来の技術】図５及び図７を参照してＣＭＯＳトラン
ジスタから成る従来のスタンダードセル方式の一つのセ
ルについてその一例を説明する。図５は、ＮＡＮＤゲー
トとして構成されるＣＭＯＳトランジスタから成る一つ
のセルの平面図であり、図７は図５を始めとして明細書
添付の各平面図において使用される各部の記号を説明す
るための凡例を示す図面である。図５において、このセ
ルを夫々構成するＰチャネルトランジスタ部１及びＮチ
ャネルトランジスタ部２は、何れも破線で囲まれたＷＥ
ＬＬ領域を有して相互に隣接して配設され、これら相互
の間にはＣＭＯＳトランジスタに特有のラッチアップ現
象を防止するため、所定の間隔を有する境界領域Ｄが設
けられている。
ジスタから成る従来のスタンダードセル方式の一つのセ
ルについてその一例を説明する。図５は、ＮＡＮＤゲー
トとして構成されるＣＭＯＳトランジスタから成る一つ
のセルの平面図であり、図７は図５を始めとして明細書
添付の各平面図において使用される各部の記号を説明す
るための凡例を示す図面である。図５において、このセ
ルを夫々構成するＰチャネルトランジスタ部１及びＮチ
ャネルトランジスタ部２は、何れも破線で囲まれたＷＥ
ＬＬ領域を有して相互に隣接して配設され、これら相互
の間にはＣＭＯＳトランジスタに特有のラッチアップ現
象を防止するため、所定の間隔を有する境界領域Ｄが設
けられている。
【０００４】一方のセル周辺部を成すＰチャネルトラン
ジスタ部１内の境界領域Ｄから遠い側の領域部分には、
メタル第１層として高電位電源ラインを構成するＶＣＣ
電源配線３が設けられ、他方のセル周辺部を成すＮチャ
ネルトランジスタ部２の境界領域Ｄから遠い側の領域部
分には、同様にメタル第１層として低電位電源ラインを
構成するＶＳＳ電源配線４が設けられている。集積回路
におけるクロックの高速化を受けて双方の電源配線３、
４は、アルミ導体からなる幅広の導帯構造を成し、例え
ば各トランジスタ部１、２の幅長の２／３近くにも及ぶ
大きな幅を有している。半導体集積回路の高速化に伴っ
て電源配線の幅は更に増大する傾向にある。
ジスタ部１内の境界領域Ｄから遠い側の領域部分には、
メタル第１層として高電位電源ラインを構成するＶＣＣ
電源配線３が設けられ、他方のセル周辺部を成すＮチャ
ネルトランジスタ部２の境界領域Ｄから遠い側の領域部
分には、同様にメタル第１層として低電位電源ラインを
構成するＶＳＳ電源配線４が設けられている。集積回路
におけるクロックの高速化を受けて双方の電源配線３、
４は、アルミ導体からなる幅広の導帯構造を成し、例え
ば各トランジスタ部１、２の幅長の２／３近くにも及ぶ
大きな幅を有している。半導体集積回路の高速化に伴っ
て電源配線の幅は更に増大する傾向にある。
【０００５】Ｐチャネルトランジスタ部１は、第一及び
第二のＰチャネルトランジスタから構成されており、図
中左側のコンタクトホール５、６を介してＶＣＣ電源配
線３と接続されてこのコンタクトホール５、６の下方の
拡散領域部分に形成される第一のＰチャネルトランジス
タのソースと、図中右側のコンタクトホール７、８を介
してＶＣＣ電源配線と接続されてこのコンタクトホール
７、８の下方の拡散領域部分に形成される第二のＰチャ
ネルトランジスタのソースと、各トランジスタ部１、２
に夫々共通に設けられる第一及び第二のゲート電極９、
１０により夫々形成される第一及び第二のＰチャネルト
ランジスタのゲートと、コンタクトホール１１を介して
出力ノードのメタル第１層１２に接続され、境界領域Ｄ
の近傍で第一及び第二のゲート電極９、１０に挟まれた
拡散領域部分に配設される第一及び第二のＰチャネルト
ランジスタに共通のドレインとから構成される。この構
成により双方のＰチャネルトランジスタは相互に並列に
接続される構成である。
第二のＰチャネルトランジスタから構成されており、図
中左側のコンタクトホール５、６を介してＶＣＣ電源配
線３と接続されてこのコンタクトホール５、６の下方の
拡散領域部分に形成される第一のＰチャネルトランジス
タのソースと、図中右側のコンタクトホール７、８を介
してＶＣＣ電源配線と接続されてこのコンタクトホール
７、８の下方の拡散領域部分に形成される第二のＰチャ
ネルトランジスタのソースと、各トランジスタ部１、２
に夫々共通に設けられる第一及び第二のゲート電極９、
１０により夫々形成される第一及び第二のＰチャネルト
ランジスタのゲートと、コンタクトホール１１を介して
出力ノードのメタル第１層１２に接続され、境界領域Ｄ
の近傍で第一及び第二のゲート電極９、１０に挟まれた
拡散領域部分に配設される第一及び第二のＰチャネルト
ランジスタに共通のドレインとから構成される。この構
成により双方のＰチャネルトランジスタは相互に並列に
接続される構成である。
【０００６】Ｎチャネルトランジスタ部２は、同様に第
一及び第二のＮチャネルトランジスタから構成されてお
り、第一のＮチャネルトランジスタは、ＶＳＳ電源配線
４とコンタクトホール１３、１４を介して接続されこの
コンタクトホール１３、１４の下方の拡散領域部分に形
成されるソースと、第一のゲート電極９によって形成さ
れるゲートと、双方のゲート電極９、１０の間の拡散領
域部分に形成されるドレインとから構成され、また、第
二のＮチャネルトランジスタは、前記第一のＮチャネル
トランジスタのドレインと共通の領域を有するソースと
、第二のゲート電極１０によって形成されるゲートと、
コンタクトホール１５および出力ノードのメタル第１層
１２を介して前記Ｐチャネルトランジスタの共通のドレ
インと接続され、コンタクトホール１５の下方で境界領
域Ｄの近傍の拡散領域部分に配設されるドレインとを有
している。この構成により第一及び第二のＮチャネルト
ランジスタ相互は直列に接続される。
一及び第二のＮチャネルトランジスタから構成されてお
り、第一のＮチャネルトランジスタは、ＶＳＳ電源配線
４とコンタクトホール１３、１４を介して接続されこの
コンタクトホール１３、１４の下方の拡散領域部分に形
成されるソースと、第一のゲート電極９によって形成さ
れるゲートと、双方のゲート電極９、１０の間の拡散領
域部分に形成されるドレインとから構成され、また、第
二のＮチャネルトランジスタは、前記第一のＮチャネル
トランジスタのドレインと共通の領域を有するソースと
、第二のゲート電極１０によって形成されるゲートと、
コンタクトホール１５および出力ノードのメタル第１層
１２を介して前記Ｐチャネルトランジスタの共通のドレ
インと接続され、コンタクトホール１５の下方で境界領
域Ｄの近傍の拡散領域部分に配設されるドレインとを有
している。この構成により第一及び第二のＮチャネルト
ランジスタ相互は直列に接続される。
【０００７】双方のゲート電極９、１０は、セル周辺部
の外側に配される配線領域１６、１７の何れかにおいて
セル外部と接続されており、その接続端が夫々セルによ
って構成されるＮＡＮＤゲートの第一及び第二の入力端
を成す。また、前記出力ノードのメタル第１層１２はＰ
チャネルトランジスタ側に配されるコンタクトホール２
０を介して出力ノードのメタル第２層２１に接続され、
メタル第２層２１はセルの周辺部の外側の配線領域１６
、１７の何れかにおいてセルの外部と接続され、出力端
を構成している。
の外側に配される配線領域１６、１７の何れかにおいて
セル外部と接続されており、その接続端が夫々セルによ
って構成されるＮＡＮＤゲートの第一及び第二の入力端
を成す。また、前記出力ノードのメタル第１層１２はＰ
チャネルトランジスタ側に配されるコンタクトホール２
０を介して出力ノードのメタル第２層２１に接続され、
メタル第２層２１はセルの周辺部の外側の配線領域１６
、１７の何れかにおいてセルの外部と接続され、出力端
を構成している。
【０００８】図６は図５に示されたセルによって構成さ
れる論理回路を示す回路図である。前記の通りこのセル
では、第一及び第二のＰチャネルトランジスタＱ１、Ｑ
２は並列に接続され、第一及び第二のＮチャネルトラン
ジスタＱ３、Ｑ４は相互に直列に接続され、第一のＰチ
ャネルトランジスタＱ１及び第一のＮチャネルトランジ
スタＱ３のゲートが共通に接続され、また第二のＰチャ
ネルトランジスタＱ２及び第二のＮチャネルトランジス
タＱ４のゲートが共通に接続される。従って、このセル
は、二つの入力端から入力信号ＩＮ１、ＩＮ２を受けて
出力端にＮＡＮＤ出力ＯＵＴを出力するＮＡＮＤゲート
として構成されている。
れる論理回路を示す回路図である。前記の通りこのセル
では、第一及び第二のＰチャネルトランジスタＱ１、Ｑ
２は並列に接続され、第一及び第二のＮチャネルトラン
ジスタＱ３、Ｑ４は相互に直列に接続され、第一のＰチ
ャネルトランジスタＱ１及び第一のＮチャネルトランジ
スタＱ３のゲートが共通に接続され、また第二のＰチャ
ネルトランジスタＱ２及び第二のＮチャネルトランジス
タＱ４のゲートが共通に接続される。従って、このセル
は、二つの入力端から入力信号ＩＮ１、ＩＮ２を受けて
出力端にＮＡＮＤ出力ＯＵＴを出力するＮＡＮＤゲート
として構成されている。
【０００９】
【発明が解決しようとする課題】半導体集積回路装置に
対する高集積化の要求はますます増大しており、また、
その高速化の要求も極めて大きい。
対する高集積化の要求はますます増大しており、また、
その高速化の要求も極めて大きい。
【００１０】本発明は、上記半導体集積回路装置に対す
る高集積化の要請に応えるため、そのセル配置を考察し
て各セルの占有面積が小さくなるように半導体集積回路
装置を改良し、もって一層の高集積化が可能な半導体集
積回路を提供することを目的とする。
る高集積化の要請に応えるため、そのセル配置を考察し
て各セルの占有面積が小さくなるように半導体集積回路
装置を改良し、もって一層の高集積化が可能な半導体集
積回路を提供することを目的とする。
【００１１】
【課題を達成するための手段】図１は本発明の一実施例
の半導体集積回路装置におけるセルの一例を示す平面図
である。同図において、１はＰチャネルトランジスタ部
、２はＮチャネルトランジスタ部、３及び４は夫々高電
位電源配線及び低電位電源配線である。
の半導体集積回路装置におけるセルの一例を示す平面図
である。同図において、１はＰチャネルトランジスタ部
、２はＮチャネルトランジスタ部、３及び４は夫々高電
位電源配線及び低電位電源配線である。
【００１２】前記目的を達成するため本発明の半導体集
積回路装置は、図１に示したように、Ｐチャネル及びＮ
チャネルトランジスタ部（１、２）から構成されるスタ
ンダードセル方式のセルを備える半導体集積回路装置に
おいて、高電位電源配線（３）及び低電位電源配線（４
）を相互に隣接させて夫々前記Ｐチャネル及びＮチャネ
ルトランジスタ部（１、２）の境界部に配設したことを
特徴とするものである。
積回路装置は、図１に示したように、Ｐチャネル及びＮ
チャネルトランジスタ部（１、２）から構成されるスタ
ンダードセル方式のセルを備える半導体集積回路装置に
おいて、高電位電源配線（３）及び低電位電源配線（４
）を相互に隣接させて夫々前記Ｐチャネル及びＮチャネ
ルトランジスタ部（１、２）の境界部に配設したことを
特徴とするものである。
【００１３】
【作用】本発明の半導体集積回路装置のセルでは、高電
位電源配線及び低電位電源配線を相互に隣接させて夫々
前記Ｐチャネル及びＮチャネルトランジスタの双方の境
界部に配設する構成により、双方の電源配線の間隔は単
に絶縁距離を考慮して定めることができ、その間隔は、
Ｐチャネル及びＮチャネルトランジスタの相互間におい
て生ずるおそれがあるラッチアップ現象を避けるために
必要な双方の拡散領域相互の間隔よりも小さくて済み、
従って双方のトランジスタ部の境界領域を含めたセル全
体の占有面積が小さく形成できる。
位電源配線及び低電位電源配線を相互に隣接させて夫々
前記Ｐチャネル及びＮチャネルトランジスタの双方の境
界部に配設する構成により、双方の電源配線の間隔は単
に絶縁距離を考慮して定めることができ、その間隔は、
Ｐチャネル及びＮチャネルトランジスタの相互間におい
て生ずるおそれがあるラッチアップ現象を避けるために
必要な双方の拡散領域相互の間隔よりも小さくて済み、
従って双方のトランジスタ部の境界領域を含めたセル全
体の占有面積が小さく形成できる。
【００１４】
【実施例】図面を参照して本発明を更に説明する。図１
に示したセルは、従来のセル平面を示した図５及びその
回路図である図６に示したものと同様にＮＡＮＤ回路と
して構成されており、従来のセルとの対応が容易となる
ように図中の各符号及び記号が図５と対応して示されて
いる。図１において、双方のトランジスタ部１、２の間
には、従来のセルと同じだけの幅長を有する境界領域Ｄ
が設けられている。双方のトランジスタ部１、２の電源
ラインを成すＶＣＣ及びＶＳＳ電源配線３、４は、絶縁
距離として必要な最小限の距離を間隔として保ち相互に
隣接して双方のトランジスタ部１、２の境界部に配設さ
れている。このため、境界領域Ｄの上部はその大部分が
前記双方の電源配線３、４の下方にある。
に示したセルは、従来のセル平面を示した図５及びその
回路図である図６に示したものと同様にＮＡＮＤ回路と
して構成されており、従来のセルとの対応が容易となる
ように図中の各符号及び記号が図５と対応して示されて
いる。図１において、双方のトランジスタ部１、２の間
には、従来のセルと同じだけの幅長を有する境界領域Ｄ
が設けられている。双方のトランジスタ部１、２の電源
ラインを成すＶＣＣ及びＶＳＳ電源配線３、４は、絶縁
距離として必要な最小限の距離を間隔として保ち相互に
隣接して双方のトランジスタ部１、２の境界部に配設さ
れている。このため、境界領域Ｄの上部はその大部分が
前記双方の電源配線３、４の下方にある。
【００１５】Ｐチャネルトランジスタ部１は、従来のセ
ルと同様に第一及び第二のＰチャネルトランジスタから
構成されており、図中左側のコンタクトホール５、６を
介してＶＣＣ電源配線３と接続され、コンタクトホール
５、６の下方の拡散領域部分に形成される第一のＰチャ
ネルトランジスタのソースと、図中右側のコンタクトホ
ール７、８を介してＶＣＣ電源配線３と接続され、この
コンタクトホール７、８の下方の拡散領域部分に形成さ
れる第二のＰチャネルトランジスタのソースと、双方の
トランジスタ部１、２に夫々共通に設けられる第一及び
第二ゲート電極９、１０によって夫々形成される第一及
び第二のＰチャネルトランジスタの各ゲートと、コンタ
クトホール１１を介して出力ノードのメタル第１層１２
、並びにこのメタル第１層１２とコンタクトホール２０
を介して接続されている出力ノードのメタル第２層に接
続されて、セル周辺部で且つ第一及び第二のゲート電極
に挟まれた拡散領域部分に配設される第一及び第二のＰ
チャネルトランジスタに共通のドレインとから構成され
る。
ルと同様に第一及び第二のＰチャネルトランジスタから
構成されており、図中左側のコンタクトホール５、６を
介してＶＣＣ電源配線３と接続され、コンタクトホール
５、６の下方の拡散領域部分に形成される第一のＰチャ
ネルトランジスタのソースと、図中右側のコンタクトホ
ール７、８を介してＶＣＣ電源配線３と接続され、この
コンタクトホール７、８の下方の拡散領域部分に形成さ
れる第二のＰチャネルトランジスタのソースと、双方の
トランジスタ部１、２に夫々共通に設けられる第一及び
第二ゲート電極９、１０によって夫々形成される第一及
び第二のＰチャネルトランジスタの各ゲートと、コンタ
クトホール１１を介して出力ノードのメタル第１層１２
、並びにこのメタル第１層１２とコンタクトホール２０
を介して接続されている出力ノードのメタル第２層に接
続されて、セル周辺部で且つ第一及び第二のゲート電極
に挟まれた拡散領域部分に配設される第一及び第二のＰ
チャネルトランジスタに共通のドレインとから構成され
る。
【００１６】Ｎチャネルトランジスタ部２は、同様に第
一及び第二の二つのＮチャネルトランジスタから構成さ
れており、第一のＮチャネルトランジスタは、コンタク
トホール１３、１４を介してＶＳＳ電源配線４と接続さ
れるソースと、第一のゲート電極９によって形成される
ゲートと、双方のゲート電極９、１０の間の拡散領域部
分に形成されるドレインとから構成され、また、第二の
Ｎチャネルトランジスタは、前記第一のＮチャネルトラ
ンジスタのドレインと共通の領域を有するソースと、第
二のゲート電極１０によって形成されるゲートと、コン
タクトホール１５および出力ノードのＮチャネルトラン
ジスタ部側のメタル第１層１２’並びにこのメタル第１
層１２’とコンタクトホール２０’を介して出力ノード
のメタル第２層２１に接続されており、コンタクトホー
ル１５の下方でセル周辺部の拡散領域部分に配設される
ドレインとを有している。
一及び第二の二つのＮチャネルトランジスタから構成さ
れており、第一のＮチャネルトランジスタは、コンタク
トホール１３、１４を介してＶＳＳ電源配線４と接続さ
れるソースと、第一のゲート電極９によって形成される
ゲートと、双方のゲート電極９、１０の間の拡散領域部
分に形成されるドレインとから構成され、また、第二の
Ｎチャネルトランジスタは、前記第一のＮチャネルトラ
ンジスタのドレインと共通の領域を有するソースと、第
二のゲート電極１０によって形成されるゲートと、コン
タクトホール１５および出力ノードのＮチャネルトラン
ジスタ部側のメタル第１層１２’並びにこのメタル第１
層１２’とコンタクトホール２０’を介して出力ノード
のメタル第２層２１に接続されており、コンタクトホー
ル１５の下方でセル周辺部の拡散領域部分に配設される
ドレインとを有している。
【００１７】第一及び第二のゲート電極９、１０及び出
力ノードのメタル第２層２１に対するセル外部からの入
出力端は従来と同様にセルの周辺部１６、１７に配され
ている。
力ノードのメタル第２層２１に対するセル外部からの入
出力端は従来と同様にセルの周辺部１６、１７に配され
ている。
【００１８】上記実施例のＮＡＮＤゲートの場合、双方
のトランジスタ部１、２の境界領域Ｄの間隔として従来
と同様にラッチアップ現象を避けるために十分な距離を
とり、この境界領域Ｄを含む双方のトランジスタ部１、
２の境界部に電源配線３、４を相互に隣接させて配設し
たことにより、従来空スペースとしてのみ構成されてい
た境界領域Ｄを電源配線領域として利用でき、スペース
の有効利用を図るものである。図６の回路図からも理解
できるように、従来はＰチャネル及びＮチャネルトラン
ジスタ間を連絡する出力ノード（メタル第１層）をでき
るだけ短くしてセルの中央部分に配設することを重視し
、且つ電源配線３、４の配置についても上記回路図に従
う自然の配置を行っていたため、本発明の如く、電源配
線を逆にセルの中央部に、出力ノードを成すドレンをセ
ル周辺部に配設することについては、従来全く考えられ
なかったものである。
のトランジスタ部１、２の境界領域Ｄの間隔として従来
と同様にラッチアップ現象を避けるために十分な距離を
とり、この境界領域Ｄを含む双方のトランジスタ部１、
２の境界部に電源配線３、４を相互に隣接させて配設し
たことにより、従来空スペースとしてのみ構成されてい
た境界領域Ｄを電源配線領域として利用でき、スペース
の有効利用を図るものである。図６の回路図からも理解
できるように、従来はＰチャネル及びＮチャネルトラン
ジスタ間を連絡する出力ノード（メタル第１層）をでき
るだけ短くしてセルの中央部分に配設することを重視し
、且つ電源配線３、４の配置についても上記回路図に従
う自然の配置を行っていたため、本発明の如く、電源配
線を逆にセルの中央部に、出力ノードを成すドレンをセ
ル周辺部に配設することについては、従来全く考えられ
なかったものである。
【００１９】図２は、図１のセルを含む本発明の一実施
例の半導体集積回路装置の一部を例示する平面略図、図
３はこの回路部分で構成される論理回路の回路図である
。図２において、この集積回路装置部分には６個のセル
が示されており、図中上側には、左から順に夫々、第一
ＮＡＮＤゲートＮＡＮＤ１、第一インバータＩＮＶ１及
びＮＯＲゲートＮＯＲ１の各セルが、また図中下側には
同様に左から、第二及び第三インバータＩＮＶ２、ＩＮ
Ｖ３並びに第二ＮＡＮＤゲートＮＡＮＤ２の各セルが配
されている。また各セル内の配置は同図に示した構成で
ある。同図のセル構成は、図３に示されているように、
各入力信号ＩＮ１〜ＩＮ６から、第一ＮＡＮＤゲートＮ
ＡＮＤ１、ＮＯＲゲートＮＯＲ及び第一インバータＩＮ
Ｖ１、並びに第一及び第二インバータＩＮＶ１、ＩＮＶ
２及び第二ＮＡＮＤゲートＮＡＮＤ２を介して夫々所定
の出力ＯＵＴ１〜ＯＵＴ３を得てこれを出力するもので
ある。
例の半導体集積回路装置の一部を例示する平面略図、図
３はこの回路部分で構成される論理回路の回路図である
。図２において、この集積回路装置部分には６個のセル
が示されており、図中上側には、左から順に夫々、第一
ＮＡＮＤゲートＮＡＮＤ１、第一インバータＩＮＶ１及
びＮＯＲゲートＮＯＲ１の各セルが、また図中下側には
同様に左から、第二及び第三インバータＩＮＶ２、ＩＮ
Ｖ３並びに第二ＮＡＮＤゲートＮＡＮＤ２の各セルが配
されている。また各セル内の配置は同図に示した構成で
ある。同図のセル構成は、図３に示されているように、
各入力信号ＩＮ１〜ＩＮ６から、第一ＮＡＮＤゲートＮ
ＡＮＤ１、ＮＯＲゲートＮＯＲ及び第一インバータＩＮ
Ｖ１、並びに第一及び第二インバータＩＮＶ１、ＩＮＶ
２及び第二ＮＡＮＤゲートＮＡＮＤ２を介して夫々所定
の出力ＯＵＴ１〜ＯＵＴ３を得てこれを出力するもので
ある。
【００２０】比較のため、図４に従来の半導体集積回路
装置で構成した場合の図２と同じ論理回路構成を回路平
面として示す。比較を容易にするため各符号及び配置順
序等については図２と同じとしてある。双方の図を比較
すると直ちに理解できるように、本発明の実施例の集積
回路装置の場合、Ｐチャネル及びＮチャネルトランジス
タ部１、２の境界部を成す境界領域Ｄの部分を電源配線
３、４の配置場所として利用する構成を採用したため、
ラッチアップ防止のための境界領域Ｄを有効に利用でき
ることとなり、半導体集積回路装置の配置効率が向上し
ている。
装置で構成した場合の図２と同じ論理回路構成を回路平
面として示す。比較を容易にするため各符号及び配置順
序等については図２と同じとしてある。双方の図を比較
すると直ちに理解できるように、本発明の実施例の集積
回路装置の場合、Ｐチャネル及びＮチャネルトランジス
タ部１、２の境界部を成す境界領域Ｄの部分を電源配線
３、４の配置場所として利用する構成を採用したため、
ラッチアップ防止のための境界領域Ｄを有効に利用でき
ることとなり、半導体集積回路装置の配置効率が向上し
ている。
【００２１】本発明の構成に代え、例えば図４において
、各セルのＰチャネル及びＮチャネルトランジスタ部１
、２の境界領域Ｄに信号配線を設けてこの境界領域Ｄを
配線領域として利用する構成も採用できるが、この場合
、各セル内のＰチャネル及びＮチャネルトランジスタ部
１、２間の出力ノードの渡り配線をただ一層にしてこの
渡り配線と直交する信号配線の上下方向のスペースを確
保する必要があることは当然のこととして、各セル間を
連絡する配線については、何れにしてもセル間の配線領
域Ｗ１、Ｗ２、Ｗ３を通す必要があり、境界領域Ｄを配
線領域として利用しても結局配線領域が分割されるため
効率的な配線が行われ難い。従って、本発明の構成に比
べるとその配置効率が劣るものである。
、各セルのＰチャネル及びＮチャネルトランジスタ部１
、２の境界領域Ｄに信号配線を設けてこの境界領域Ｄを
配線領域として利用する構成も採用できるが、この場合
、各セル内のＰチャネル及びＮチャネルトランジスタ部
１、２間の出力ノードの渡り配線をただ一層にしてこの
渡り配線と直交する信号配線の上下方向のスペースを確
保する必要があることは当然のこととして、各セル間を
連絡する配線については、何れにしてもセル間の配線領
域Ｗ１、Ｗ２、Ｗ３を通す必要があり、境界領域Ｄを配
線領域として利用しても結局配線領域が分割されるため
効率的な配線が行われ難い。従って、本発明の構成に比
べるとその配置効率が劣るものである。
【００２２】本発明の半導体集積回路装置の場合、従来
ラッチアップ対策として行われているような、基板コン
タクトをＰチャネル及びＮチャネルトランジスタの境界
領域側に配置する場合であっても、電源配線の引き回し
を行う必要がないという利点がある。また、集積回路装
置の高速化に伴って更に電源配線の幅を広くする場合に
は、従来の集積回路にあっては単に信号配線領域Ｗ１、
Ｗ２、Ｗ３を狭くすることにつながるものであったが、
本発明にあっては、この電源配線領域を拡大することが
ラッチアップ対策につながるという利点もある。
ラッチアップ対策として行われているような、基板コン
タクトをＰチャネル及びＮチャネルトランジスタの境界
領域側に配置する場合であっても、電源配線の引き回し
を行う必要がないという利点がある。また、集積回路装
置の高速化に伴って更に電源配線の幅を広くする場合に
は、従来の集積回路にあっては単に信号配線領域Ｗ１、
Ｗ２、Ｗ３を狭くすることにつながるものであったが、
本発明にあっては、この電源配線領域を拡大することが
ラッチアップ対策につながるという利点もある。
【００２３】
【発明の効果】以上説明したように本発明の半導体集積
回路装置によると、ＣＭＯＳトランジスタのラッチアッ
プを防止するために従来必要であった各セルのＰチャネ
ル及びＮチャネルトランジスタ間の境界領域のスペース
を電源配線領域として有効に利用できるので、集積密度
を向上させることができ、集積回路装置のチップ面積の
縮小及びコスト低減に寄与すること大である。
回路装置によると、ＣＭＯＳトランジスタのラッチアッ
プを防止するために従来必要であった各セルのＰチャネ
ル及びＮチャネルトランジスタ間の境界領域のスペース
を電源配線領域として有効に利用できるので、集積密度
を向上させることができ、集積回路装置のチップ面積の
縮小及びコスト低減に寄与すること大である。
【図１】本発明の一実施例の半導体集積回路装置におけ
るセルの構造を示す平面図である。
るセルの構造を示す平面図である。
【図２】本発明の一実施例の半導体集積回路装置の一部
を例示する平面図である。
を例示する平面図である。
【図３】図２の半導体集積回路装置の部分によって構成
される論理回路の回路図である
される論理回路の回路図である
【図４】比較例として示す従来の半導体集積回路装置の
図２と同様な図である。
図２と同様な図である。
【図５】従来の半導体集積回路装置におけるＮＡＮＤ回
路セルの平面図である。
路セルの平面図である。
【図６】図５及び図１のセルによって構成される論理回
路の回路図である。
路の回路図である。
【図７】各平面図における記号を説明するための凡例を
示す図である。
示す図である。
１：Ｐチャネルトランジスタ部
２：Ｎチャネルトランジスタ部
３：ＶＣＣ電源配線
４：ＶＳＳ電源配線
５〜８：コンタクトホール
１３〜１５、２０、２０’：コンタクトホール９、１０
：ゲート電極 Ｄ：境界領域
：ゲート電極 Ｄ：境界領域
Claims (1)
- 【請求項１】Ｐチャネル及びＮチャネルトランジスタ部
（１、２）から構成されるスタンダードセル方式のセル
を備える半導体集積回路装置において、高電位電源配線
（３）及び低電位電源配線（４）を相互に隣接させて夫
々前記Ｐチャネル及びＮチャネルトランジスタ部（１、
２）の境界部に配設したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11316291A JPH04340747A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11316291A JPH04340747A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340747A true JPH04340747A (ja) | 1992-11-27 |
Family
ID=14605125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11316291A Withdrawn JPH04340747A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007822A (ja) * | 2001-06-18 | 2003-01-10 | Fujitsu Ltd | 半導体集積回路装置 |
| KR100392715B1 (ko) * | 2000-07-10 | 2003-07-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
-
1991
- 1991-05-17 JP JP11316291A patent/JPH04340747A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392715B1 (ko) * | 2000-07-10 | 2003-07-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| JP2003007822A (ja) * | 2001-06-18 | 2003-01-10 | Fujitsu Ltd | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |