JPH04340766A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04340766A JPH04340766A JP3113545A JP11354591A JPH04340766A JP H04340766 A JPH04340766 A JP H04340766A JP 3113545 A JP3113545 A JP 3113545A JP 11354591 A JP11354591 A JP 11354591A JP H04340766 A JPH04340766 A JP H04340766A
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- film
- insulating film
- gate
- semiconductor device
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器に用いられる
ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−
Ｔｒａｎｓｉｓｔｏｒ） 型の半導体装置およびその製
造方法に関する。
ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−
Ｔｒａｎｓｉｓｔｏｒ） 型の半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来、半導体装置のゲート絶縁膜と多結
晶シリコンゲート等から成るゲート電極のそれぞれの膜
厚比は、半導体装置がＭＯＳ型トランジスタであれば通
常１対６から１対８程度（図２）、半導体装置がフロー
ティングゲート型メモリトランジスタであれば１対１０
以上であった（図３）。なお、図２と図３において１は
ｎ＋ ソース領域、２はｎ＋ ドレイン領域、３はゲー
ト絶縁膜、８はＰ型シリコン基板、４はゲート電極、５
はフローティングゲート電極、６はコントロールゲート
電極である。Ｃ−Ｖ曲線の電圧シフトを図５と図６の絶
縁膜と酸化膜中と界面準位にトラップされた電子数の割
合の関係に用いることができるが、従来は図５と図６の
点Ｃに示すように１００Åや２００Åの絶縁膜に対し３
０００Å程度のゲート電極を形成している。
晶シリコンゲート等から成るゲート電極のそれぞれの膜
厚比は、半導体装置がＭＯＳ型トランジスタであれば通
常１対６から１対８程度（図２）、半導体装置がフロー
ティングゲート型メモリトランジスタであれば１対１０
以上であった（図３）。なお、図２と図３において１は
ｎ＋ ソース領域、２はｎ＋ ドレイン領域、３はゲー
ト絶縁膜、８はＰ型シリコン基板、４はゲート電極、５
はフローティングゲート電極、６はコントロールゲート
電極である。Ｃ−Ｖ曲線の電圧シフトを図５と図６の絶
縁膜と酸化膜中と界面準位にトラップされた電子数の割
合の関係に用いることができるが、従来は図５と図６の
点Ｃに示すように１００Åや２００Åの絶縁膜に対し３
０００Å程度のゲート電極を形成している。
【０００３】
【発明が解決しようとする課題】従来のように、ゲート
絶縁膜厚に比べ多結晶シリコンゲート等から成るゲート
電極膜厚が厚い場合には、絶縁膜中に電子トラップが多
く、また絶縁膜への電子注入によって絶縁膜とＳｉ基板
の間に界面準位が多く発生し半導体装置のの経時変化を
起こしていた。よって半導体装置がＭＯＳトランジスタ
であればトランジスタのしきい値の変化を起こしていた
。また半導体装置がフローティングゲート型メモリトラ
ンジスタであればゲート絶縁膜中と界面準位に電子がト
ラップされてメモリの書換え回数限界の低下を起こして
いた。
絶縁膜厚に比べ多結晶シリコンゲート等から成るゲート
電極膜厚が厚い場合には、絶縁膜中に電子トラップが多
く、また絶縁膜への電子注入によって絶縁膜とＳｉ基板
の間に界面準位が多く発生し半導体装置のの経時変化を
起こしていた。よって半導体装置がＭＯＳトランジスタ
であればトランジスタのしきい値の変化を起こしていた
。また半導体装置がフローティングゲート型メモリトラ
ンジスタであればゲート絶縁膜中と界面準位に電子がト
ラップされてメモリの書換え回数限界の低下を起こして
いた。
【０００４】
【課題を解決するための手段】本発明では、半導体装置
の多結晶シリコンゲート等のゲート電極の膜厚をゲート
絶縁膜膜厚の２倍以下かつ単分子層以上にした。
の多結晶シリコンゲート等のゲート電極の膜厚をゲート
絶縁膜膜厚の２倍以下かつ単分子層以上にした。
【０００５】
【作用】本発明のように形成された半導体装置は、ゲー
ト絶縁膜中の電子トラップと、ゲート絶縁膜への電子注
入によって発生する界面準位が少ないために、半導体装
置の経時変化を少なくすることができる。
ト絶縁膜中の電子トラップと、ゲート絶縁膜への電子注
入によって発生する界面準位が少ないために、半導体装
置の経時変化を少なくすることができる。
【０００６】
【実施例】以下に、本発明の半導体装置及びその製造方
法の実施例を図面にもとづいて説明する。実施例におい
てはゲート絶縁膜にシリコン酸化膜を用いたＭＯＳ型半
導体装置について説明するが、シリコン酸化膜に限定す
る必要はないことは言うまでもない。
法の実施例を図面にもとづいて説明する。実施例におい
てはゲート絶縁膜にシリコン酸化膜を用いたＭＯＳ型半
導体装置について説明するが、シリコン酸化膜に限定す
る必要はないことは言うまでもない。
【０００７】図１は、本発明によるＳｉのＮチャネルＭ
ＯＳ型トランジスタの構造断面図である。Ｐ型シリコン
基板８の表面部分のＰ型チャネル領域を挟んで、ｎ＋
ソース領域１及びｎ＋ ドレイン領域２が設けられ、Ｐ
型チャネル領域上にゲート酸化膜３が形成され、更にそ
の上にはゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を有する多結晶シリコンもしくはＷＳｉ（タン
グステンシリサイド）、ＴｉＳｉ（チタンシリサイド）
等のシリサイドもしくはＷ（タングステン）、Ｔｉ（チ
タン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）等の高
融点金属から成るゲート電極４が形成されている。
ＯＳ型トランジスタの構造断面図である。Ｐ型シリコン
基板８の表面部分のＰ型チャネル領域を挟んで、ｎ＋
ソース領域１及びｎ＋ ドレイン領域２が設けられ、Ｐ
型チャネル領域上にゲート酸化膜３が形成され、更にそ
の上にはゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を有する多結晶シリコンもしくはＷＳｉ（タン
グステンシリサイド）、ＴｉＳｉ（チタンシリサイド）
等のシリサイドもしくはＷ（タングステン）、Ｔｉ（チ
タン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）等の高
融点金属から成るゲート電極４が形成されている。
【０００８】図５のＣ−Ｖ曲線の電圧シフトを１００Å
のゲート酸化膜を用いたときのゲート電極膜厚と絶縁膜
中と界面準位にトラップされた電子数の割合の関係に用
いることができる。ここにおいて、曲線ａは乾燥（ドラ
イ：Ｄｒｙ）酸化により製造された本発明の半導体装置
の特性を表し、また曲線ｂはＣｌ（クロロ）を混入した
酸化により製造された本発明の半導体装置の特性を表し
ている。曲線ａより不純物ドープされた多結晶シリコン
膜厚の範囲は上限は酸化膜厚の２倍以下、また下限はゲ
ート電極として機能する単分子層以上であればよいが実
用上は５〜１０層が好ましい。この範囲内にしたときに
電子トラップが著しく減少することが判る。また酸素の
みもしくは希釈された酸素による酸化膜においても効果
はあるが、酸化膜中にＣｌ（クロロ）を混入することに
より、さらに電子トラップは顕著に減少することが曲線
ｂより理解される。膜厚の範囲においては曲線ａと同様
である。ゲート酸化膜中にＣｌ（クロロ）を混入する方
法にはＨＣｌ酸化、ＴＣＡ（トリクロロエタン），ＴＣ
Ｅ（トリクロロエチレン）を酸素中に混入した酸化法、
Ｃｌのイオン注入などがあるが、ここでは一般的なＴＣ
Ａを酸素中に混入する酸化（ＴＣＡ酸化）について説明
する。ＴＣＡ酸化を用いる場合には、９５０℃−１０５
０℃の範囲内で行うと効果的である。
のゲート酸化膜を用いたときのゲート電極膜厚と絶縁膜
中と界面準位にトラップされた電子数の割合の関係に用
いることができる。ここにおいて、曲線ａは乾燥（ドラ
イ：Ｄｒｙ）酸化により製造された本発明の半導体装置
の特性を表し、また曲線ｂはＣｌ（クロロ）を混入した
酸化により製造された本発明の半導体装置の特性を表し
ている。曲線ａより不純物ドープされた多結晶シリコン
膜厚の範囲は上限は酸化膜厚の２倍以下、また下限はゲ
ート電極として機能する単分子層以上であればよいが実
用上は５〜１０層が好ましい。この範囲内にしたときに
電子トラップが著しく減少することが判る。また酸素の
みもしくは希釈された酸素による酸化膜においても効果
はあるが、酸化膜中にＣｌ（クロロ）を混入することに
より、さらに電子トラップは顕著に減少することが曲線
ｂより理解される。膜厚の範囲においては曲線ａと同様
である。ゲート酸化膜中にＣｌ（クロロ）を混入する方
法にはＨＣｌ酸化、ＴＣＡ（トリクロロエタン），ＴＣ
Ｅ（トリクロロエチレン）を酸素中に混入した酸化法、
Ｃｌのイオン注入などがあるが、ここでは一般的なＴＣ
Ａを酸素中に混入する酸化（ＴＣＡ酸化）について説明
する。ＴＣＡ酸化を用いる場合には、９５０℃−１０５
０℃の範囲内で行うと効果的である。
【０００９】また、図６のＣ−Ｖ曲線の電圧シフトを２
００Åのゲート酸化膜を用いたときのゲート電極膜厚と
絶縁膜中と界面準位にトラップされた電子数の割合の関
係に用いることができる。ここにおいても図５と同様に
曲線ａは乾燥（ドライ：Ｄｒｙ）酸化により製造された
本発明の半導体装置の特性を表し、また曲線ｂはＣｌ（
クロロ）を混入した酸化により製造された本発明の半導
体装置の特性を表しており、図５と同様の範囲において
従来技術に比べ特性が改善されている。
００Åのゲート酸化膜を用いたときのゲート電極膜厚と
絶縁膜中と界面準位にトラップされた電子数の割合の関
係に用いることができる。ここにおいても図５と同様に
曲線ａは乾燥（ドライ：Ｄｒｙ）酸化により製造された
本発明の半導体装置の特性を表し、また曲線ｂはＣｌ（
クロロ）を混入した酸化により製造された本発明の半導
体装置の特性を表しており、図５と同様の範囲において
従来技術に比べ特性が改善されている。
【００１０】図４は、本発明によるフローティングゲー
ト型メモリトランジスタの構造断面図である。Ｐ型シリ
コン基板８のＰ型チャネル領域を挟んで，ｎ＋ ソース
領域１及びｎ＋ ドレイン領域２が設けられ，Ｐ型チャ
ネル領域上にゲート酸化膜３が設けられ更にその上にゲ
ート酸化膜厚の２倍以下かつ単分子層以上の膜厚をもつ
多結晶シリコンもしくはＷＳｉ（タングステンシリサイ
ド）、ＴｉＳｉ（チタンシリサイド）等のシリサイドも
しくはＷ（タングステン）、Ｔｉ（チタン）、Ｍｏ（モ
リブデン）、Ｔａ（タンタル）等の高融点金属から成る
フローティングゲート電極５を設け、さらにその上に絶
縁膜７を介してコントロールゲート電極６を設けた構造
になっている。このとき、コントロールゲート電極６材
料は一般的には多結晶シリコンであるが、配線抵抗の低
減という意味からはＷＳｉ等のシリサイドが好ましい。
ト型メモリトランジスタの構造断面図である。Ｐ型シリ
コン基板８のＰ型チャネル領域を挟んで，ｎ＋ ソース
領域１及びｎ＋ ドレイン領域２が設けられ，Ｐ型チャ
ネル領域上にゲート酸化膜３が設けられ更にその上にゲ
ート酸化膜厚の２倍以下かつ単分子層以上の膜厚をもつ
多結晶シリコンもしくはＷＳｉ（タングステンシリサイ
ド）、ＴｉＳｉ（チタンシリサイド）等のシリサイドも
しくはＷ（タングステン）、Ｔｉ（チタン）、Ｍｏ（モ
リブデン）、Ｔａ（タンタル）等の高融点金属から成る
フローティングゲート電極５を設け、さらにその上に絶
縁膜７を介してコントロールゲート電極６を設けた構造
になっている。このとき、コントロールゲート電極６材
料は一般的には多結晶シリコンであるが、配線抵抗の低
減という意味からはＷＳｉ等のシリサイドが好ましい。
【００１１】次に、本発明によるＳｉのＮチャネルＭＯ
Ｓ型トランジスタの製造工程順断面図を説明する。図７
（ａ）は、Ｐ型シリコン基板８のＰ型チャネル領域上に
ゲート酸化膜３を形成したところを示している。ゲート
酸化膜の形成方法には熱酸化法やＣＶＤ法によるものが
あるがここでは熱酸化によるものを用いた。図７（ｂ）
はゲート酸化膜の膜厚の２倍以下かつ単分子層以上の膜
厚を持つ不純物ドープされた多結晶シリコン膜９を形成
したところを示している。ゲート酸化膜の膜厚の２倍以
下かつ単分子層以上のの不純物ドープされた薄い膜厚の
ゲート電極を形成する方法にはＣＶＤ法や減圧ＣＶＤ法
によりゲート電極を形成した後， ＰＯＣｌ３などによ
り不純物ドープする方法などがあるが、膜厚制御の点で
はＭＬＥ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｐｉｔ
ａｘｙ）法による薄い膜厚のゲート電極形成後に不純物
ドープする方法が優れている。また不純物ドープしなが
ら薄い膜厚のゲート電極を形成する方法には、ＰＨ３
などのガスを混入して行うＣＶＤ法や減圧ＣＶＤ法等が
あるが、膜厚制御の点ではＭＬＤ（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。
Ｓ型トランジスタの製造工程順断面図を説明する。図７
（ａ）は、Ｐ型シリコン基板８のＰ型チャネル領域上に
ゲート酸化膜３を形成したところを示している。ゲート
酸化膜の形成方法には熱酸化法やＣＶＤ法によるものが
あるがここでは熱酸化によるものを用いた。図７（ｂ）
はゲート酸化膜の膜厚の２倍以下かつ単分子層以上の膜
厚を持つ不純物ドープされた多結晶シリコン膜９を形成
したところを示している。ゲート酸化膜の膜厚の２倍以
下かつ単分子層以上のの不純物ドープされた薄い膜厚の
ゲート電極を形成する方法にはＣＶＤ法や減圧ＣＶＤ法
によりゲート電極を形成した後， ＰＯＣｌ３などによ
り不純物ドープする方法などがあるが、膜厚制御の点で
はＭＬＥ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｐｉｔ
ａｘｙ）法による薄い膜厚のゲート電極形成後に不純物
ドープする方法が優れている。また不純物ドープしなが
ら薄い膜厚のゲート電極を形成する方法には、ＰＨ３
などのガスを混入して行うＣＶＤ法や減圧ＣＶＤ法等が
あるが、膜厚制御の点ではＭＬＤ（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。
【００１２】図７（ｃ）はレジストもしくはレジストお
よびゲート電極４をマスクとしてゲート酸化膜３を介し
てＰやＡｓなどのｎ型不純物のイオン注入によってｎ＋
ソース領域１及びｎ＋ ドレイン領域２を形成した後
、レジストを除去したところを示している。図８（ａ）
〜（ｃ）は本発明によるＳｉのＮチャネルＭＯＳ型トラ
ンジスタの他の製造工程順断面図である。図８（ａ）は
、Ｐ型シリコン基板８のＰ型チャネル領域上にゲート酸
化膜３を形成したところを示している。
よびゲート電極４をマスクとしてゲート酸化膜３を介し
てＰやＡｓなどのｎ型不純物のイオン注入によってｎ＋
ソース領域１及びｎ＋ ドレイン領域２を形成した後
、レジストを除去したところを示している。図８（ａ）
〜（ｃ）は本発明によるＳｉのＮチャネルＭＯＳ型トラ
ンジスタの他の製造工程順断面図である。図８（ａ）は
、Ｐ型シリコン基板８のＰ型チャネル領域上にゲート酸
化膜３を形成したところを示している。
【００１３】図８（ｂ）は多結晶シリコン膜９を形成後
にＰＯＣｌ３等のガスを用いｎ型に不純物ドープしたと
ころを示している。図８（ｃ）はエッチングにより多結
晶シリコン膜９をゲート絶縁膜の２倍以下かつ単分子層
以上の膜厚まで薄くしたところを示している。図８（ｄ
）はレジストもしくはレジストおよびゲート電極４をマ
スクとしてゲート酸化膜３を介してＰやＡｓなどのｎ型
不純物のイオン注入によってｎ＋ ソース領域１及びｎ
＋ ドレイン領域２を形成した後、レジストを除去した
ところを示している。
にＰＯＣｌ３等のガスを用いｎ型に不純物ドープしたと
ころを示している。図８（ｃ）はエッチングにより多結
晶シリコン膜９をゲート絶縁膜の２倍以下かつ単分子層
以上の膜厚まで薄くしたところを示している。図８（ｄ
）はレジストもしくはレジストおよびゲート電極４をマ
スクとしてゲート酸化膜３を介してＰやＡｓなどのｎ型
不純物のイオン注入によってｎ＋ ソース領域１及びｎ
＋ ドレイン領域２を形成した後、レジストを除去した
ところを示している。
【００１４】図９（ａ）〜（ｃ）は本発明によるＳｉの
ＮチャネルＭＯＳ型トランジスタの他の製造工程順断面
図である。図９（ａ）は、Ｐ型シリコン基板８のＰ型チ
ャネル領域上にゲート酸化膜３を形成したところを示し
ている。図９（ｂ）はゲート酸化膜の膜厚の２倍以下か
つ単分子層以上の膜厚を持つ不純物ドープされた多結晶
シリコン膜９を形成したところを示している。この場合
、多結晶シリコン膜９を形成後に不純物ドープしても、
不純物ドープしながら多結晶シリコンを形成してもよい
。
ＮチャネルＭＯＳ型トランジスタの他の製造工程順断面
図である。図９（ａ）は、Ｐ型シリコン基板８のＰ型チ
ャネル領域上にゲート酸化膜３を形成したところを示し
ている。図９（ｂ）はゲート酸化膜の膜厚の２倍以下か
つ単分子層以上の膜厚を持つ不純物ドープされた多結晶
シリコン膜９を形成したところを示している。この場合
、多結晶シリコン膜９を形成後に不純物ドープしても、
不純物ドープしながら多結晶シリコンを形成してもよい
。
【００１５】図９（ｃ）はフォトリソグラフィーによっ
て形成されたゲート電極４上にＣＶＤ法などによるＳｉ
Ｏ２ 等からなる絶縁膜７を形成し、ゲート電極４をマ
スクとしてゲート酸化膜３と絶縁膜７を介してＰやＡｓ
などのｎ型の不純物のイオン注入によってｎ＋ ソース
領域１及びｎ＋ドレイン領域２を形成したところを示し
ている。
て形成されたゲート電極４上にＣＶＤ法などによるＳｉ
Ｏ２ 等からなる絶縁膜７を形成し、ゲート電極４をマ
スクとしてゲート酸化膜３と絶縁膜７を介してＰやＡｓ
などのｎ型の不純物のイオン注入によってｎ＋ ソース
領域１及びｎ＋ドレイン領域２を形成したところを示し
ている。
【００１６】図１０（ａ）〜（ｃ）は本発明によるフロ
ーティングゲート型メモリトランジスタの製造工程例で
ある。図１０（ａ）は、Ｐ型シリコン基板８のＰ型チャ
ネル領域上に熱酸化法によりゲート酸化膜３を形成した
ところを示している。図１０（ｂ）はゲート酸化膜の膜
厚の２倍以下かつ単分子層以上の膜厚を持つ不純物ドー
プされたフローティングゲート電極となる多結晶シリコ
ン膜９を形成したところを示している。ゲート酸化膜の
膜厚の２倍以下かつ単分子層以上のの不純物ドープされ
た薄い膜厚のゲート電極を形成する方法にはＣＶＤ法や
減圧ＣＶＤ法によりゲート電極を形成した後， ＰＯＣ
ｌ３などにより不純物ドープする方法などがあるが、膜
厚制御の点ではＭＬＥ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅ
ｒ Ｅｐｉｔａｘｙ ）法による薄い膜厚のゲート電極
形成後に不純物ドープする方法が優れている。また不純
物ドープしながら薄い膜厚のゲート電極を形成する方法
には、ＰＨ３などのガスを混入して行うＣＶＤ法や減圧
ＣＶＤ法等があるが、膜厚制御の点ではＭＬＤ（Ｍｏｌ
ｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優
れている。
ーティングゲート型メモリトランジスタの製造工程例で
ある。図１０（ａ）は、Ｐ型シリコン基板８のＰ型チャ
ネル領域上に熱酸化法によりゲート酸化膜３を形成した
ところを示している。図１０（ｂ）はゲート酸化膜の膜
厚の２倍以下かつ単分子層以上の膜厚を持つ不純物ドー
プされたフローティングゲート電極となる多結晶シリコ
ン膜９を形成したところを示している。ゲート酸化膜の
膜厚の２倍以下かつ単分子層以上のの不純物ドープされ
た薄い膜厚のゲート電極を形成する方法にはＣＶＤ法や
減圧ＣＶＤ法によりゲート電極を形成した後， ＰＯＣ
ｌ３などにより不純物ドープする方法などがあるが、膜
厚制御の点ではＭＬＥ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅ
ｒ Ｅｐｉｔａｘｙ ）法による薄い膜厚のゲート電極
形成後に不純物ドープする方法が優れている。また不純
物ドープしながら薄い膜厚のゲート電極を形成する方法
には、ＰＨ３などのガスを混入して行うＣＶＤ法や減圧
ＣＶＤ法等があるが、膜厚制御の点ではＭＬＤ（Ｍｏｌ
ｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優
れている。
【００１７】図１０（ｃ）は絶縁膜７を形成し、その上
にコントロールゲート電極６を形成後、コントロールゲ
ート電極６及びフローティングゲート電極５をマスクと
してゲート酸化膜３を介してイオン注入によってｎ＋
ソース領域１及びｎ＋ ドレイン領域２を形成したとこ
ろを示している。図１１（ａ）〜（ｄ）は本発明による
フローティングゲート型メモリトランジスタの他の製造
工程例である。図１１（ａ）は、Ｐ型シリコン基板８の
Ｐ型チャネル領域上にゲート酸化膜３を形成したところ
を示している。
にコントロールゲート電極６を形成後、コントロールゲ
ート電極６及びフローティングゲート電極５をマスクと
してゲート酸化膜３を介してイオン注入によってｎ＋
ソース領域１及びｎ＋ ドレイン領域２を形成したとこ
ろを示している。図１１（ａ）〜（ｄ）は本発明による
フローティングゲート型メモリトランジスタの他の製造
工程例である。図１１（ａ）は、Ｐ型シリコン基板８の
Ｐ型チャネル領域上にゲート酸化膜３を形成したところ
を示している。
【００１８】図１１（ｂ）はゲート酸化膜上にＰＯＣｌ
３等のガスを用い不純物ドープされた多結晶シリコン膜
９を形成したところを示している。図１１（ｃ）はエッ
チングにより多結晶シリコン膜９をゲート絶縁膜の２倍
以下かつ単分子層以上の膜厚としたところを示している
。図１１（ｄ）は絶縁膜７を形成し、その上にコントロ
ールゲート電極６を形成後、コントロールゲート電極６
及びフローティングゲート電極５をマスクとしてゲート
酸化膜３を介してＰやＡｓなどのｎ型不純物のイオン注
入によってｎ＋ ソース領域１及びｎ＋ ドレイン領域
２を形成したところを示している。
３等のガスを用い不純物ドープされた多結晶シリコン膜
９を形成したところを示している。図１１（ｃ）はエッ
チングにより多結晶シリコン膜９をゲート絶縁膜の２倍
以下かつ単分子層以上の膜厚としたところを示している
。図１１（ｄ）は絶縁膜７を形成し、その上にコントロ
ールゲート電極６を形成後、コントロールゲート電極６
及びフローティングゲート電極５をマスクとしてゲート
酸化膜３を介してＰやＡｓなどのｎ型不純物のイオン注
入によってｎ＋ ソース領域１及びｎ＋ ドレイン領域
２を形成したところを示している。
【００１９】図１２（ａ）〜（ｄ）は本発明によるフロ
ーティングゲート型メモリトランジスタの他の製造工程
例である。図１２（ａ）は、Ｐ型シリコン基板８のＰ型
チャネル領域上にゲート酸化膜３を形成したところを示
している。ゲート酸化膜の形成方法には熱酸化法やＣＶ
Ｄ法によるものがあるがここでは熱酸化によるものを用
いた。
ーティングゲート型メモリトランジスタの他の製造工程
例である。図１２（ａ）は、Ｐ型シリコン基板８のＰ型
チャネル領域上にゲート酸化膜３を形成したところを示
している。ゲート酸化膜の形成方法には熱酸化法やＣＶ
Ｄ法によるものがあるがここでは熱酸化によるものを用
いた。
【００２０】図１２（ｂ）はゲート酸化膜の膜厚の２倍
以下かつ単分子層以上の膜厚を持つＷ（タングステン）
もしくはＴｉ（チタン）もしくはＭｏ（モリブデン）な
どの高融点金属１０を形成したところを示している。ゲ
ート酸化膜の膜厚の２倍以下かつ単分子層以上の薄い膜
厚の高融点金属膜１０を形成する方法にはスパッタ、Ｃ
ＶＤ、蒸着などがあるが、高融点金属膜形成時にゲート
酸化膜へのダメージの点からはＷＦ６のＳｉＨ４還元反
応などによるＣＶＤ法が好ましい。
以下かつ単分子層以上の膜厚を持つＷ（タングステン）
もしくはＴｉ（チタン）もしくはＭｏ（モリブデン）な
どの高融点金属１０を形成したところを示している。ゲ
ート酸化膜の膜厚の２倍以下かつ単分子層以上の薄い膜
厚の高融点金属膜１０を形成する方法にはスパッタ、Ｃ
ＶＤ、蒸着などがあるが、高融点金属膜形成時にゲート
酸化膜へのダメージの点からはＷＦ６のＳｉＨ４還元反
応などによるＣＶＤ法が好ましい。
【００２１】図１２（ｃ）は高融点金属１０をパターニ
ングし、フローティングゲート電極５を形成した後、フ
ローティングゲート電極上に絶縁膜７を介してコントロ
ールゲート電極６を設けたところを示している。コント
ロールゲート電極は多結晶シリコンもしくはＷＳｉ等の
シリサイドが好ましい。図１２（ｄ）はレジストもしく
はレジストおよびコントロールゲート電極６をマスクと
してゲート酸化膜３を介してＰやＡｓなどのｎ型不純物
のイオン注入によってｎ＋ ソース領域１及びｎ＋ ド
レイン領域２を形成した後、レジストを除去したところ
を示している。
ングし、フローティングゲート電極５を形成した後、フ
ローティングゲート電極上に絶縁膜７を介してコントロ
ールゲート電極６を設けたところを示している。コント
ロールゲート電極は多結晶シリコンもしくはＷＳｉ等の
シリサイドが好ましい。図１２（ｄ）はレジストもしく
はレジストおよびコントロールゲート電極６をマスクと
してゲート酸化膜３を介してＰやＡｓなどのｎ型不純物
のイオン注入によってｎ＋ ソース領域１及びｎ＋ ド
レイン領域２を形成した後、レジストを除去したところ
を示している。
【００２２】
【発明の効果】以上のように本発明によれば、ゲート絶
縁膜中の電子トラップの発生および絶縁膜への電子注入
の際に起こる界面準位の発生を抑え信頼性の高い半導体
装置を作製することができる。ここでは比較的ゲート絶
縁膜厚の薄いものについて説明してきたが、ゲート絶縁
膜の厚い場合にも適用できる。また、実施例においてＮ
チャネルの半導体装置についてのみ説明したがＰチャネ
ルの半導体装置であっても構わない。
縁膜中の電子トラップの発生および絶縁膜への電子注入
の際に起こる界面準位の発生を抑え信頼性の高い半導体
装置を作製することができる。ここでは比較的ゲート絶
縁膜厚の薄いものについて説明してきたが、ゲート絶縁
膜の厚い場合にも適用できる。また、実施例においてＮ
チャネルの半導体装置についてのみ説明したがＰチャネ
ルの半導体装置であっても構わない。
【図１】本発明のＳｉのＮチャネルＭＯＳ型トランジス
タの構造断面図である。
タの構造断面図である。
【図２】従来のＭＯＳ型トランジスタの断面図である。
【図３】従来のフローティングゲート型メモリトランジ
スタの断面図である。
スタの断面図である。
【図４】本発明のフローティングゲート型メモリトラン
ジスタの構造断面図である。
ジスタの構造断面図である。
【図５】ゲート絶縁膜が１００Åの場合のゲート電極膜
厚とＣ−Ｖ曲線の電圧シフトとの関係図である。
厚とＣ−Ｖ曲線の電圧シフトとの関係図である。
【図６】ゲート絶縁膜２００Åの場合のゲート電極膜厚
とＣ−Ｖ曲線の電圧シフトとの関係図である。
とＣ−Ｖ曲線の電圧シフトとの関係図である。
【図７】（ａ）〜（ｃ）は本発明のＳｉのＮチャネルＭ
ＯＳ型トランジスタの製造工程順断面図である。
ＯＳ型トランジスタの製造工程順断面図である。
【図８】（ａ）〜（ｄ）は本発明のＳｉのＮチャネルＭ
ＯＳ型トランジスタの他の製造工程順断面図である。
ＯＳ型トランジスタの他の製造工程順断面図である。
【図９】（ａ）〜（ｃ）は本発明のＳｉのＮチャネルＭ
ＯＳ型トランジスタの他の製造工程順断面図である。
ＯＳ型トランジスタの他の製造工程順断面図である。
【図１０】（ａ）〜（ｃ）は本発明のフローティングゲ
ート型メモリトランジスタの製造工程順断面図である。
ート型メモリトランジスタの製造工程順断面図である。
【図１１】（ａ）〜（ｄ）は本発明のフローティングゲ
ート型メモリトランジスタの他の製造工程順断面図であ
る。
ート型メモリトランジスタの他の製造工程順断面図であ
る。
【図１２】（ａ）〜（ｄ）は本発明のフローティングゲ
ート型メモリトランジスタの他の製造工程順断面図であ
る。
ート型メモリトランジスタの他の製造工程順断面図であ
る。
１ ソース領域
２ ドレイン領域
３ ゲート絶縁膜
４ ゲート電極
５ フローティングゲート電極
６ コントロールゲート電極
７ 絶縁膜
８ Ｐ型シリコン基板
９ 多結晶シリコン膜
Claims (5)
- 【請求項１】 第１導電型チャネル領域と該領域を挟
んで互いに離間する第２導電型ソースおよびドレイン領
域と前記チャネル領域上に設けられたゲート絶縁膜と該
絶縁膜上に設けられたゲート電極より成る半導体装置に
おいて、ゲート電極膜厚がゲート絶縁膜の膜厚の２倍以
下かつ単分子層以上であることを特徴とした半導体装置
。 - 【請求項２】 第１導電型の半導体領域の表面にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記
ゲート絶縁膜の膜厚の２倍以下かつ単分子層以上の膜厚
のゲート電極を形成する工程と、前記ゲート電極の両側
の半導体表面に第２導電型のソース領域およびドレイン
領域を形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記ゲート電極が、多結晶シリコン、
シリサイド、高融点金属からなることを特徴とした請求
項１記載の半導体装置。 - 【請求項４】 前記ゲート絶縁膜がＣｌ（クロロ）を
含んだことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記ゲート絶縁膜がＣｌ（クロロ）を
含んだことを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113545A JPH04340766A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113545A JPH04340766A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340766A true JPH04340766A (ja) | 1992-11-27 |
Family
ID=14615030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113545A Pending JPH04340766A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (ja) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | タングステンゲート電極の方法および素子 |
| WO2012035679A1 (ja) * | 2010-09-15 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-05-17 JP JP3113545A patent/JPH04340766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (ja) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | タングステンゲート電極の方法および素子 |
| WO2012035679A1 (ja) * | 2010-09-15 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US9018709B2 (en) | 2010-09-15 | 2015-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
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