JPH04340809A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH04340809A JPH04340809A JP3112055A JP11205591A JPH04340809A JP H04340809 A JPH04340809 A JP H04340809A JP 3112055 A JP3112055 A JP 3112055A JP 11205591 A JP11205591 A JP 11205591A JP H04340809 A JPH04340809 A JP H04340809A
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- JP
- Japan
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- output
- transistor
- terminal
- transistors
- output buffer
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関し
、特に絶縁ゲート電界効果型トランジスタより成る半導
体集積回路に於ける出力バッファ回路に関する。
、特に絶縁ゲート電界効果型トランジスタより成る半導
体集積回路に於ける出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路は、図５に示す
ように、センスアンプ回路４６で読み取られた信号を、
直列に接続されたトランジスタ４８，４９と出力回路４
７とから成る出力バッファ回路５０で、外部に出力して
いた。
ように、センスアンプ回路４６で読み取られた信号を、
直列に接続されたトランジスタ４８，４９と出力回路４
７とから成る出力バッファ回路５０で、外部に出力して
いた。
【０００３】
【発明が解決しようとする課題】前述した従来の出力バ
ッファ回路では、この出力バッファ回路から外部に供給
される信号が高レベルの場合には、出力端子５１の大き
な電流が流れ出し、低レベルの場合には出力端子５１か
ら大きな電流が流れ込む。その場合、内部の電流やグラ
ンド等が揺れて、内部回路の誤動作が生じたり、トラン
ジスタ４８，４９に貫通電流が流れ、消費電力の増大を
招くという問題点がある。
ッファ回路では、この出力バッファ回路から外部に供給
される信号が高レベルの場合には、出力端子５１の大き
な電流が流れ出し、低レベルの場合には出力端子５１か
ら大きな電流が流れ込む。その場合、内部の電流やグラ
ンド等が揺れて、内部回路の誤動作が生じたり、トラン
ジスタ４８，４９に貫通電流が流れ、消費電力の増大を
招くという問題点がある。
【０００４】本発明の目的は、前記問題点を解決し、出
力端子から大電流が流出入しないようにした出力バッフ
ァ回路を提供することにある。
力端子から大電流が流出入しないようにした出力バッフ
ァ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の出力バッファ回
路の構成は、第１，第２の電源間に第１，第２のトラン
ジスタを直列接続しその共通接続点を出力端子となし、
前記第１，第２のトランジスタと並列にそれぞれ第３，
第４のトランジスタを接続し、入力信号の変化を検出し
て前記第３，第４のトランジスタのゲート入力信号の伝
達時間をそれぞれ制御する制御回路を設けたことを特徴
とする。
路の構成は、第１，第２の電源間に第１，第２のトラン
ジスタを直列接続しその共通接続点を出力端子となし、
前記第１，第２のトランジスタと並列にそれぞれ第３，
第４のトランジスタを接続し、入力信号の変化を検出し
て前記第３，第４のトランジスタのゲート入力信号の伝
達時間をそれぞれ制御する制御回路を設けたことを特徴
とする。
【０００６】
【実施例】図１は本発明の一実施例の出力バッファ回路
を示すブロック図、図２は図１の制御回路１７の回路図
、図３は図１の制御回路１８の回路図、図４は図１の各
端子の信号波形図である。
を示すブロック図、図２は図１の制御回路１７の回路図
、図３は図１の制御回路１８の回路図、図４は図１の各
端子の信号波形図である。
【０００７】図１において、本実施例は、メモリ装置の
読み出し動作は端子１にメモリセルデータが印加され、
センスアンプ回路１５により読み出しが行われ、出力回
路１６へ信号が送られる。この出力回路１６は、図４で
示す端子２の波形が印加されると、端子５，８の波形が
得られる回路である。また、端子７は端子８の、端子４
は端子５の、それぞれの反転された信号が出力される。 また、トランジスタ１０，１１のチャネル幅はトランジ
スタ４８の、トランジスタ１２，１３のチャネル幅はト
ランジスタ４９のそれぞれ１／２である。
読み出し動作は端子１にメモリセルデータが印加され、
センスアンプ回路１５により読み出しが行われ、出力回
路１６へ信号が送られる。この出力回路１６は、図４で
示す端子２の波形が印加されると、端子５，８の波形が
得られる回路である。また、端子７は端子８の、端子４
は端子５の、それぞれの反転された信号が出力される。 また、トランジスタ１０，１１のチャネル幅はトランジ
スタ４８の、トランジスタ１２，１３のチャネル幅はト
ランジスタ４９のそれぞれ１／２である。
【０００８】例えば、出力回路１６の端子２に高レベル
の信号が印加されている状態では、端子８には低レベル
の信号が出力されており、トランジスタ１２はオフ状態
となっている。端子７には、高レベルの信号が出力され
ており、端子２１は高レベル、端子１９，２０は低レベ
ルとなり、トランジスタ２３，２８，２９，３０はオフ
状態、トランジスタ２４，２５，２６，２７はオン状態
となり、端子２２は低レベルとなっている。従って、ノ
アゲート（以下ＮＯＲ）３１の出力９は低レベルとなり
、トランジスタ９はトランジスタ８と同じくオフ状態と
なる。
の信号が印加されている状態では、端子８には低レベル
の信号が出力されており、トランジスタ１２はオフ状態
となっている。端子７には、高レベルの信号が出力され
ており、端子２１は高レベル、端子１９，２０は低レベ
ルとなり、トランジスタ２３，２８，２９，３０はオフ
状態、トランジスタ２４，２５，２６，２７はオン状態
となり、端子２２は低レベルとなっている。従って、ノ
アゲート（以下ＮＯＲ）３１の出力９は低レベルとなり
、トランジスタ９はトランジスタ８と同じくオフ状態と
なる。
【０００９】一方、端子５には低レベルの信号が出力さ
れており、トランジスタ１０はオン状態となっている。 また、端子４には高レベルの信号が入力されており、端
子３４は高レベル、端子３２，３３は低レベルとなり、
トランジスタ３８，４３，４４，４５はオフ状態、トラ
ンジスタ３９，４０，４１，４２はオン状態となり、端
子２５は低レベルとなっている。
れており、トランジスタ１０はオン状態となっている。 また、端子４には高レベルの信号が入力されており、端
子３４は高レベル、端子３２，３３は低レベルとなり、
トランジスタ３８，４３，４４，４５はオフ状態、トラ
ンジスタ３９，４０，４１，４２はオン状態となり、端
子２５は低レベルとなっている。
【００１０】図３のナンドゲート（以下ＮＡＮＤ）３７
の一方のゲートには、端子３５の信号がインバータ３６
によって反転された信号である高レベルな信号が入力さ
れ、もう一方のゲートには端子４の高レベルの信号が入
力され、端子６は低レベルの信号が出力される。従って
、トランジスタ１１はトランジスタ１０と同じくオン状
態となり、出力端子１４には高レベルが出力される。
の一方のゲートには、端子３５の信号がインバータ３６
によって反転された信号である高レベルな信号が入力さ
れ、もう一方のゲートには端子４の高レベルの信号が入
力され、端子６は低レベルの信号が出力される。従って
、トランジスタ１１はトランジスタ１０と同じくオン状
態となり、出力端子１４には高レベルが出力される。
【００１１】端子２の信号が高レベルから低レベルに変
化すると、端子５は低レベルから高レベルに変化し、ト
ランジスタ１０はオフ状態になる。また、端子４は高レ
ベルから低レベルに変化し、図２のＮＡＮＤゲート２７
の出力は低レベルから高レベルに反転し、トランジスタ
１１は、トランジスタ１０とほぼ同じ時間でオフ状態と
なる。また、端子７の信号も高レベルから低レベルに変
化し、端子８の信号も低レベルから高レベルに変化し、
トランジスタ１２をオン状態にしていく。
化すると、端子５は低レベルから高レベルに変化し、ト
ランジスタ１０はオフ状態になる。また、端子４は高レ
ベルから低レベルに変化し、図２のＮＡＮＤゲート２７
の出力は低レベルから高レベルに反転し、トランジスタ
１１は、トランジスタ１０とほぼ同じ時間でオフ状態と
なる。また、端子７の信号も高レベルから低レベルに変
化し、端子８の信号も低レベルから高レベルに変化し、
トランジスタ１２をオン状態にしていく。
【００１２】端子７が低レベルに変化した時点では、ト
ランジスタ２６はオフ状態、トランジスタ２８はオン状
態となり、端子２２は低レベルから高レベルに変化する
が、図２のＮＯＲゲート３１の出力９は低レベルのまま
でトランジスタ１３はオフ状態のままである。
ランジスタ２６はオフ状態、トランジスタ２８はオン状
態となり、端子２２は低レベルから高レベルに変化する
が、図２のＮＯＲゲート３１の出力９は低レベルのまま
でトランジスタ１３はオフ状態のままである。
【００１３】次に、端子１９が低レベルから高レベルに
変化し、トランジスタ２４をオフ状態、トランジスタ３
０をオン状態にする。次に端子２０もインバータ２個分
の遅れで、低レベルから高レベルに変化し、トランジス
タ２７はオフ状態、トランジスタ２９はオン状態になり
、端子２２は高レベルから低レベルに変化する。
変化し、トランジスタ２４をオフ状態、トランジスタ３
０をオン状態にする。次に端子２０もインバータ２個分
の遅れで、低レベルから高レベルに変化し、トランジス
タ２７はオフ状態、トランジスタ２９はオン状態になり
、端子２２は高レベルから低レベルに変化する。
【００１４】そこでＮＯＲゲート２５は反転し、端子９
は高レベルになり、トランジスタ１３をオン状態にする
。つまり、トランジスタ１２と１３がオン状態になるに
は、制御回路１７による時間差があり、出力端子からの
流れ込む電流を制限し、グランドの揺れを抑えることが
できる。
は高レベルになり、トランジスタ１３をオン状態にする
。つまり、トランジスタ１２と１３がオン状態になるに
は、制御回路１７による時間差があり、出力端子からの
流れ込む電流を制限し、グランドの揺れを抑えることが
できる。
【００１５】また、前記とは逆に出力端子が低レベルか
ら高レベルに変化する場合も同様の動作を行い、トラン
ジスタ１０と１１をオン状態にするのに時間差を設けて
、出力端子へ流れ出す電流を制限し、電源の揺れを抑え
ることができる。
ら高レベルに変化する場合も同様の動作を行い、トラン
ジスタ１０と１１をオン状態にするのに時間差を設けて
、出力端子へ流れ出す電流を制限し、電源の揺れを抑え
ることができる。
【００１６】また、出力が低レベルから高レベルに変化
するときのトランジスタ１２，１３，高レベルから低レ
ベルに変化するときのトランジスタ１０，１１をオフ状
態にする信号は、出力回路１６の入力信号の変化を検出
して変化する為、貫通電流を抑えることができる。
するときのトランジスタ１２，１３，高レベルから低レ
ベルに変化するときのトランジスタ１０，１１をオフ状
態にする信号は、出力回路１６の入力信号の変化を検出
して変化する為、貫通電流を抑えることができる。
【００１７】
【発明の効果】以上説明したように、本発明は、出力バ
ッファ回路の入力信号の変化を検出し、出力時に流れる
大電流を抑えることにより、内部の電流よグランドの揺
れ等を小さくし、センスアンプなどの内部回路の誤動作
を防止するとともに、貫通電流を抑え、消費電流を小さ
くすることができる効果がある。
ッファ回路の入力信号の変化を検出し、出力時に流れる
大電流を抑えることにより、内部の電流よグランドの揺
れ等を小さくし、センスアンプなどの内部回路の誤動作
を防止するとともに、貫通電流を抑え、消費電流を小さ
くすることができる効果がある。
【図１】本発明の一実施例の出力バッファ回路を示すブ
ロック図である。
ロック図である。
【図２】図１の第１の制御回路の回路図である。
【図３】図１の第２の制御回路の回路図である。
【図４】図１の各端子の信号波形図である。
【図５】従来の出力バッファ回路の回路図である。
１ 入力端子
３ａ，３ｂ，３ｃ 電源端子
１４，５１ 出力端子
２，４，５，６，７，８，９，１９，２０，２１，２２
，３２，３３，３４，３５ 端子１０，１１，２
３，２４，２７，２８，３８，３９，４２，４３，４８
Ｐ型トランジスタ１２，１３，２５，２６，２
９，３０，４０，４１，４４，４５，４９ Ｎ型
トランジスタ１５，４６ センスアンプ回路 １６，４７ 出力回路 １７，１８ 制御回路 ５０，５２ 出力バッファ回路 ３１ ＮＯＲゲート ３６ インバータ ３７ ＮＡＮＤゲート
，３２，３３，３４，３５ 端子１０，１１，２
３，２４，２７，２８，３８，３９，４２，４３，４８
Ｐ型トランジスタ１２，１３，２５，２６，２
９，３０，４０，４１，４４，４５，４９ Ｎ型
トランジスタ１５，４６ センスアンプ回路 １６，４７ 出力回路 １７，１８ 制御回路 ５０，５２ 出力バッファ回路 ３１ ＮＯＲゲート ３６ インバータ ３７ ＮＡＮＤゲート
Claims (1)
- 【請求項１】 第１，第２の電源間に第１，第２のト
ランジスタを直列接続しその共通接続点を出力端子とな
し、前記第１，第２のトランジスタと並列にそれぞれ第
３，第４のトランジスタを接続し、入力信号の変化を検
出して前記第３，第４のトランジスタのゲート入力信号
の伝達時間をそれぞれ制御する制御回路を設けたことを
特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112055A JPH04340809A (ja) | 1991-05-17 | 1991-05-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112055A JPH04340809A (ja) | 1991-05-17 | 1991-05-17 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340809A true JPH04340809A (ja) | 1992-11-27 |
Family
ID=14576906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112055A Pending JPH04340809A (ja) | 1991-05-17 | 1991-05-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108305584A (zh) * | 2017-01-12 | 2018-07-20 | 株式会社日本有机雷特显示器 | 驱动电路 |
-
1991
- 1991-05-17 JP JP3112055A patent/JPH04340809A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108305584A (zh) * | 2017-01-12 | 2018-07-20 | 株式会社日本有机雷特显示器 | 驱动电路 |
| US10176751B2 (en) * | 2017-01-12 | 2019-01-08 | Joled Inc. | Drive circuit |
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