JPH0434084U - - Google Patents

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JPH0434084U
JPH0434084U JP1990074824U JP7482490U JPH0434084U JP H0434084 U JPH0434084 U JP H0434084U JP 1990074824 U JP1990074824 U JP 1990074824U JP 7482490 U JP7482490 U JP 7482490U JP H0434084 U JPH0434084 U JP H0434084U
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JP
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circuit
converter
signal
speed
double
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JP1990074824U
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【図面の簡単な説明】
第１図は本考案の一実施例を示す倍速処理回路
及び時間合わせ回路を有する受像機のブロツク図
、第２図は同第１図の倍速処理回路図、第３図及
び第４図は同第２図の動作を説明するための図、
第５図は前記第１図の時間合わせ回路の信号遅延
回路図、第６図は同第５図のタイミングチヤート
である。 １，６はＡ／Ｄ変換器、２は輝度信号と色信号
との分離回路、３はメイン映像信号１０の倍速処
理回路、４，８はＤ／Ａ変換器、５は輝度、色差
信号の原色ＲＧＢ変換回路、７は文字信号の倍速
処理及び時間合わせのスキヤンコンバータ回路、
９は入力切換あるいはスーパーインポーズ等スイ
ツチ回路、１２ａ，１２ｂはラインメモリ、１５
ａ，１５ｂ，１５ｃはカウンタである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 映像検波回路出力等の映像信号をＡ／Ｄ変換器
    、ＹＣ分離回路、倍速処理、Ｄ／Ａ変換器、Ｒ，
    Ｇ，Ｂ信号変換回路等を通して受像管をドライブ
    するスイツチ回路に接続するメイン映像信号回路
    と、前記映像信号から分離したＲ，Ｇ，Ｂ原色の
    文字図形信号をＡ／Ｄ変換器、倍速処理及び時間
    合わせ用スキヤンコンバータ回路、Ｄ／Ａ変換器
    等を通して前記スイツチ回路に接続する文字信号
    回路とからなる文字放送等を倍速化するクリアビ
    ジヨン等において、前記スキヤンコンバータ回路
    の倍速処理用ラインメモリの書き込み、読み出し
    による文字信号の倍速化と併せて、カスケード接
    続用２本のイネーブル入力とキヤリー出力とを有
    する複数段接続カウンタ入力の倍速水平同期信号
    に対して、予め遅延時間の設定したキヤリー出力
    を倍速処理の前記ラインメモリの読み出しリセツ
    ト信号としてなる前記メイン映像信号と前記文字
    信号との遅延時間合わせを特徴とするテレビ受像
    機。
JP1990074824U 1990-07-13 1990-07-13 Pending JPH0434084U (ja)

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JP1990074824U JPH0434084U (ja) 1990-07-13 1990-07-13

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JPH0434084U true JPH0434084U (ja) 1992-03-19

Family

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Family Applications (1)

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JP1990074824U Pending JPH0434084U (ja) 1990-07-13 1990-07-13

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JP (1) JPH0434084U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011102798A (ja) * 2009-11-11 2011-05-26 Advantest Corp 試験装置および電子デバイス

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011102798A (ja) * 2009-11-11 2011-05-26 Advantest Corp 試験装置および電子デバイス

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