JPH0434107B2 - - Google Patents
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- JPH0434107B2 JPH0434107B2 JP56127126A JP12712681A JPH0434107B2 JP H0434107 B2 JPH0434107 B2 JP H0434107B2 JP 56127126 A JP56127126 A JP 56127126A JP 12712681 A JP12712681 A JP 12712681A JP H0434107 B2 JPH0434107 B2 JP H0434107B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
この発明は被測定回路の電力量を計量する電力
量計に関するものである。
量計に関するものである。
第１図は一般的な電力量計を示すブロツク線図
である。第１図において、第１、第２の入力端子
１，２は被測定回路の電圧、電流が入力されるも
のである。第１、第２の電子スイツチ３，４は第
１の出力回路５の出力に従つて夫々第１の接続端
子３ａ，４ａから第２の接続端子３ｂ，４ｂに切
換えて接続されるものであり、第１の接続端子３
ａ，４ａは夫々第１、第２の入力端子１，２に接
続され、第２の接続端子３ｂ，４ｂは夫々零電位
に接続されるものである。第１、第２のサンプル
ホールド回路６，７は第１、第２の電子スイツチ
３，４に接続され、第１の出力回路５の出力に従
つて、第１、第２の電子スイツチ３，４が第１の
接続端子３ａ，４ａに接続された場合に第１、第
２の入力端子１，２からの入力電圧、入力電流を
保持し、且つ第１、第２の電子スイツチ３，４が
第２の接続端子３ｂ，４ｂに接続された場合に零
電位を保持するものである。第１、第２のアナロ
グ−デイジタル変換回路（以下Ａ−Ｄ変換回路と
称する）８，９は第１、第２のサンプルホールド
回路６，７に接続され、第１の出力回路５の出力
に従つてアナログ量の入力をデイジタル量の出力
に変換するものである。中央演算処理装置（以下
CPUと称す）１０は例えばマイクロコンピユー
タから構成され、第１、第２のＡ−Ｄ変換回路
８，９の出力をバス１１を介して記憶装置１２に
記憶させるものである。読出し専用記憶装置（以
下ROMと称す）１３は所定のプログラムが設定
されたもので、バス１１を介してCPU１０及び
第１の出力回路５に接続され、CPU１０を所定
のプログラムに従つて動作させ、第１の出力回路
５を付勢して、第１、第２の電子スイツチ３，４
及び第１、第２のサンプルホールド回路６，７並
びに第１、第２のＡ−Ｄ変換回路８，９を動作さ
せるものである。第２の出力回路１４はバス１１
を介してCPU１０に接続され、電力量に比例し
たパルス信号を出力するものである。
である。第１図において、第１、第２の入力端子
１，２は被測定回路の電圧、電流が入力されるも
のである。第１、第２の電子スイツチ３，４は第
１の出力回路５の出力に従つて夫々第１の接続端
子３ａ，４ａから第２の接続端子３ｂ，４ｂに切
換えて接続されるものであり、第１の接続端子３
ａ，４ａは夫々第１、第２の入力端子１，２に接
続され、第２の接続端子３ｂ，４ｂは夫々零電位
に接続されるものである。第１、第２のサンプル
ホールド回路６，７は第１、第２の電子スイツチ
３，４に接続され、第１の出力回路５の出力に従
つて、第１、第２の電子スイツチ３，４が第１の
接続端子３ａ，４ａに接続された場合に第１、第
２の入力端子１，２からの入力電圧、入力電流を
保持し、且つ第１、第２の電子スイツチ３，４が
第２の接続端子３ｂ，４ｂに接続された場合に零
電位を保持するものである。第１、第２のアナロ
グ−デイジタル変換回路（以下Ａ−Ｄ変換回路と
称する）８，９は第１、第２のサンプルホールド
回路６，７に接続され、第１の出力回路５の出力
に従つてアナログ量の入力をデイジタル量の出力
に変換するものである。中央演算処理装置（以下
CPUと称す）１０は例えばマイクロコンピユー
タから構成され、第１、第２のＡ−Ｄ変換回路
８，９の出力をバス１１を介して記憶装置１２に
記憶させるものである。読出し専用記憶装置（以
下ROMと称す）１３は所定のプログラムが設定
されたもので、バス１１を介してCPU１０及び
第１の出力回路５に接続され、CPU１０を所定
のプログラムに従つて動作させ、第１の出力回路
５を付勢して、第１、第２の電子スイツチ３，４
及び第１、第２のサンプルホールド回路６，７並
びに第１、第２のＡ−Ｄ変換回路８，９を動作さ
せるものである。第２の出力回路１４はバス１１
を介してCPU１０に接続され、電力量に比例し
たパルス信号を出力するものである。
第２図は第１図に示す電力量計を動作させる従
来のフローチヤート図である。次に第２図に示す
従来のフローチヤートに従つた第１図に示す電力
量計の動作を説明する。まず第２図に示す第１の
ステツプであるオフセツト測定２０１において
は、第１、第２の電子スイツチ３，４は、ROM
１３の所定のプログラムに従つたCPU１０から
の指令による第１の出力回路５の出力によつて、
第２の接続端子３ｂ，４ｂに接続され、第１、第
２のサンプルホールド回路６，７は夫々零電位を
サンプルホールドし、次段の第１、第２のＡ−Ｄ
変換回路８，９に入力される。第１、第２のＡ−
Ｄ変換回路８，９は第１の出力回路５の出力に従
つて第１、第２のサンプルホールド回路６，７か
らの入力電圧をＡ−Ｄ変換し、零電位時の第１、
第２のサンプルホールド回路６，７及び第１、第
２のＡ−Ｄ変換回路８，９に起因する無入力時の
誤出力、即ちオフセツト出力を出力し、CPU１
０はバス１１を介して記憶装置１２の第１の領域
に第１、第２のＡ−Ｄ変換回路８，９のオフセツ
ト出力を書込み、オフセツト測定２０１を完了す
る。
来のフローチヤート図である。次に第２図に示す
従来のフローチヤートに従つた第１図に示す電力
量計の動作を説明する。まず第２図に示す第１の
ステツプであるオフセツト測定２０１において
は、第１、第２の電子スイツチ３，４は、ROM
１３の所定のプログラムに従つたCPU１０から
の指令による第１の出力回路５の出力によつて、
第２の接続端子３ｂ，４ｂに接続され、第１、第
２のサンプルホールド回路６，７は夫々零電位を
サンプルホールドし、次段の第１、第２のＡ−Ｄ
変換回路８，９に入力される。第１、第２のＡ−
Ｄ変換回路８，９は第１の出力回路５の出力に従
つて第１、第２のサンプルホールド回路６，７か
らの入力電圧をＡ−Ｄ変換し、零電位時の第１、
第２のサンプルホールド回路６，７及び第１、第
２のＡ−Ｄ変換回路８，９に起因する無入力時の
誤出力、即ちオフセツト出力を出力し、CPU１
０はバス１１を介して記憶装置１２の第１の領域
に第１、第２のＡ−Ｄ変換回路８，９のオフセツ
ト出力を書込み、オフセツト測定２０１を完了す
る。
次に第２のステツプであるＡ−Ｄ変換２０２に
おいては、第１、第２の電子スイツチ３，４は所
定のプログラムに従つた第１の出力回路５の出力
によつて、第１の接続端子３ａ，４ａに接続さ
れ、第１、第２のサンプルホールド回路６，７は
第１、第２の入力端子１，２に入力される被測定
回路の電圧電流を夫々サンプルホールドし、第
１、第２のＡ−Ｄ変換回路８，９に入力する。第
１、第２のＡ−Ｄ変換回路８，９は第１の出力回
路５の出力に従つて、第１、第２の入力端子１，
２に入力された電圧、電流と、第１、第２のサン
プルホールド回路６，７及び第１、第２のＡ−Ｄ
変換回路８，９に起因するオフセツト出力とを含
んだ出力コードを出力し、CPU１０はバス１１
を介して記憶装置１２の第２の領域に前記出力コ
ードを書込み、Ａ−Ｄ変換２０２を完了する。
おいては、第１、第２の電子スイツチ３，４は所
定のプログラムに従つた第１の出力回路５の出力
によつて、第１の接続端子３ａ，４ａに接続さ
れ、第１、第２のサンプルホールド回路６，７は
第１、第２の入力端子１，２に入力される被測定
回路の電圧電流を夫々サンプルホールドし、第
１、第２のＡ−Ｄ変換回路８，９に入力する。第
１、第２のＡ−Ｄ変換回路８，９は第１の出力回
路５の出力に従つて、第１、第２の入力端子１，
２に入力された電圧、電流と、第１、第２のサン
プルホールド回路６，７及び第１、第２のＡ−Ｄ
変換回路８，９に起因するオフセツト出力とを含
んだ出力コードを出力し、CPU１０はバス１１
を介して記憶装置１２の第２の領域に前記出力コ
ードを書込み、Ａ−Ｄ変換２０２を完了する。
次に第３のステツプであるオフセツト補正２０
３においては、CPU１０は読出し専用記憶装置
１３の所定プログラムの指示内容に従つて、第１
のステツプで得た無信号時のオフセツト出力と、
第２のステツプで得た出力コードとの差を取り、
第２のステツプにおける正味の信号成分のみを取
出し、記憶装置１２の第３の領域に正味の信号成
分を書込み、オフセツト補正２０３を完了する。
３においては、CPU１０は読出し専用記憶装置
１３の所定プログラムの指示内容に従つて、第１
のステツプで得た無信号時のオフセツト出力と、
第２のステツプで得た出力コードとの差を取り、
第２のステツプにおける正味の信号成分のみを取
出し、記憶装置１２の第３の領域に正味の信号成
分を書込み、オフセツト補正２０３を完了する。
次に第４のステツプである乗算２０４において
は、CPU１０は第３のステツプで得られた第１、
第２のＡ−Ｄ変換回路８，９の正味の信号成分で
ある電圧、電流のデイジタル量を乗算して、被測
定回路の電力量を得て、記憶装置１２の第４の領
域に書込み乗算２０４を完了する。
は、CPU１０は第３のステツプで得られた第１、
第２のＡ−Ｄ変換回路８，９の正味の信号成分で
ある電圧、電流のデイジタル量を乗算して、被測
定回路の電力量を得て、記憶装置１２の第４の領
域に書込み乗算２０４を完了する。
次に第５のステツプである加算２０５において
は、CPU１０は前回に測定された被測定回路の
電力量と、今回に測定された電力量とを加算し、
その合計量を記憶装置１２の第４の領域に訂正し
て書込み、加算２０５を完了する。
は、CPU１０は前回に測定された被測定回路の
電力量と、今回に測定された電力量とを加算し、
その合計量を記憶装置１２の第４の領域に訂正し
て書込み、加算２０５を完了する。
次に第６のステツプであるキヤリ判定２０６に
おいては、あらかじめ設定された回数の測定がさ
れたか否か、例えば９回の測定が行われ次回は桁
上げが否かであるキヤリが生じたか否かを判定
し、キヤリが無ければ再び第１のステツプである
オフセツト測定２０１へ動作を移して、キヤリが
発生するまで第１のステツプであるオフセツト測
定２０１から第６のステツプであるキヤリ判定２
０６までの動作を繰返す。キヤリが発生すれば
CPU１０は第２の出力回路１４を介して、外部
装置（図示せず）に対して一定の電力量に相当す
るパルス信号を出力して第７のステツプであるパ
ルス出力２０７を行う。この第７のステツプであ
るパルス出力２０７を行つた後、第８のステツプ
であるキヤリ“Ｏ”２０８でキヤリを再びＯと
し、第１のステツプであるオフセツト測定２０１
へ動作を移し、順次上述の動作を繰返して、被測
定回路の電力量に比例したパルス信号を第２の出
力回路１４に出力させ、被測定回路の電力量を得
る。
おいては、あらかじめ設定された回数の測定がさ
れたか否か、例えば９回の測定が行われ次回は桁
上げが否かであるキヤリが生じたか否かを判定
し、キヤリが無ければ再び第１のステツプである
オフセツト測定２０１へ動作を移して、キヤリが
発生するまで第１のステツプであるオフセツト測
定２０１から第６のステツプであるキヤリ判定２
０６までの動作を繰返す。キヤリが発生すれば
CPU１０は第２の出力回路１４を介して、外部
装置（図示せず）に対して一定の電力量に相当す
るパルス信号を出力して第７のステツプであるパ
ルス出力２０７を行う。この第７のステツプであ
るパルス出力２０７を行つた後、第８のステツプ
であるキヤリ“Ｏ”２０８でキヤリを再びＯと
し、第１のステツプであるオフセツト測定２０１
へ動作を移し、順次上述の動作を繰返して、被測
定回路の電力量に比例したパルス信号を第２の出
力回路１４に出力させ、被測定回路の電力量を得
る。
この従来の電力量計では、第１のステツプであ
るオフセツト測定２０１の動作が電力測定の総て
の一連の動作の中に必ず一回入ることになる。こ
のオフセツト測定２０１は第２のステツプである
Ａ−Ｄ変換２０２の動作と殆んど同一の動作をす
るため、Ａ−Ｄ変換２０２の動作と同程度の時間
を要している。即ち、商用周波数の被測定回路の
電力量を得る場合には、例えば100回／サイクル
の一連の動作を行おうとすると１回当りの最低動
作時間は166μsとなる。さらに第１のステツプで
あるオフセツト測定２０１〜第８のステツプであ
るキヤリ“Ｏ”２０８に割り当てられる時間は極
めて小さなものとなるため、各構成回路は極めて
高速で動作を行うものでなければならず、高価で
消費電力が大きく、モノリシツクIC化が困難で
ある等の欠点を有していた。
るオフセツト測定２０１の動作が電力測定の総て
の一連の動作の中に必ず一回入ることになる。こ
のオフセツト測定２０１は第２のステツプである
Ａ−Ｄ変換２０２の動作と殆んど同一の動作をす
るため、Ａ−Ｄ変換２０２の動作と同程度の時間
を要している。即ち、商用周波数の被測定回路の
電力量を得る場合には、例えば100回／サイクル
の一連の動作を行おうとすると１回当りの最低動
作時間は166μsとなる。さらに第１のステツプで
あるオフセツト測定２０１〜第８のステツプであ
るキヤリ“Ｏ”２０８に割り当てられる時間は極
めて小さなものとなるため、各構成回路は極めて
高速で動作を行うものでなければならず、高価で
消費電力が大きく、モノリシツクIC化が困難で
ある等の欠点を有していた。
この発明は上記従来のものの欠点を除去するた
めになされたものであり、電力測定の総ての一連
の動作中に、オフセツト測定の動作を一度だけ行
うようにしたものである。以下図面によつてこの
発明の電力量計を説明する。
めになされたものであり、電力測定の総ての一連
の動作中に、オフセツト測定の動作を一度だけ行
うようにしたものである。以下図面によつてこの
発明の電力量計を説明する。
第３図は第１図に示す電力量計を動作させるこ
の発明に係るフローチヤート図である。次に第３
図に示すこの発明に係るフローチヤートに従つた
第１図に示す電力量計の動作を説明する。まず第
３図に示す第１のステツプであるオフセツト測定
３０１においては、第２図のオフセツト測定２０
１と同様の動作をして、オフセツト出力を記憶装
置１２の第１の領域に書込む。
の発明に係るフローチヤート図である。次に第３
図に示すこの発明に係るフローチヤートに従つた
第１図に示す電力量計の動作を説明する。まず第
３図に示す第１のステツプであるオフセツト測定
３０１においては、第２図のオフセツト測定２０
１と同様の動作をして、オフセツト出力を記憶装
置１２の第１の領域に書込む。
次に第２のステツプであるパラメータＭ設定３
０２においては、動作回数Ｉを設定するためのパ
ラメータＭが、即ちＩ＝ＭがCPU１０内のレジ
スタもしくは記憶装置１２内の特定アドレスに設
定され、第３のステツプである動作回数測定３０
３を通過する毎に１だけ減じられる。即ちＩ＝Ｍ
−１となる。
０２においては、動作回数Ｉを設定するためのパ
ラメータＭが、即ちＩ＝ＭがCPU１０内のレジ
スタもしくは記憶装置１２内の特定アドレスに設
定され、第３のステツプである動作回数測定３０
３を通過する毎に１だけ減じられる。即ちＩ＝Ｍ
−１となる。
次に第４のステツプであるＡ−Ｄ変換３０４に
おいては、第２のＡ−Ｄ変換２０２と同様の動作
をして、正味の信号成分とオフセツト出力とを含
んだ出力コードを記憶装置１２の第２の領域に書
込む。
おいては、第２のＡ−Ｄ変換２０２と同様の動作
をして、正味の信号成分とオフセツト出力とを含
んだ出力コードを記憶装置１２の第２の領域に書
込む。
次に第５のステツプであるオフセツト補正３０
５においては、第２図のオフセツト補正２０３と
同様の動作をして、正味の信号成分を記憶装置１
２の第３の領域に書込む。第６、第７のステツプ
である乗算３０６、加算３０７においても第２図
の乗算２０４、加算２０５と同様の動作をして、
被測定回路の電力量を得て記憶装置１２の第４の
領域に書込み、訂正書込みを行う。
５においては、第２図のオフセツト補正２０３と
同様の動作をして、正味の信号成分を記憶装置１
２の第３の領域に書込む。第６、第７のステツプ
である乗算３０６、加算３０７においても第２図
の乗算２０４、加算２０５と同様の動作をして、
被測定回路の電力量を得て記憶装置１２の第４の
領域に書込み、訂正書込みを行う。
次に第８のステツプであるキヤリ判定３０８に
おいては、第２図のキヤリ判定２０６と同様の動
作をして、キヤリが生じたか否かを判定する。こ
の場合キヤリが生じると第９のステツプであるパ
ルス出力３０９において、第２の出力回路１４を
介して外部装置（図示せず）にパルス信号を出力
した後、第10のステツプであるキヤリ“Ｏ”３１
０でキヤリを再びＯとし、第11のステツプである
パラメータテスト３１１に移る。またキヤリ判定
３０８においてキヤリが生じなかつた場合には直
接パラメータテスト３１１に移る。パラメータテ
スト３１１では動作回数Ｉ＝Ｏであるか否かをテ
ストし、Ｉ＝Ｏでなければ第３のステツプである
動作回数測定３０３に移行され、Ｉが１減じられ
た後再び前述の動作が繰返し行われる。またパラ
メータテスト３１１でＩ＝Ｏであることを判定す
ると、再び第１のステツプであるオフセツト測定
３０１に移行させ、新しいオフセツト値を記憶し
た後、動作回数Ｉを決定するパラメータＭを再セ
ツトして、次段の動作を繰返し行う。
おいては、第２図のキヤリ判定２０６と同様の動
作をして、キヤリが生じたか否かを判定する。こ
の場合キヤリが生じると第９のステツプであるパ
ルス出力３０９において、第２の出力回路１４を
介して外部装置（図示せず）にパルス信号を出力
した後、第10のステツプであるキヤリ“Ｏ”３１
０でキヤリを再びＯとし、第11のステツプである
パラメータテスト３１１に移る。またキヤリ判定
３０８においてキヤリが生じなかつた場合には直
接パラメータテスト３１１に移る。パラメータテ
スト３１１では動作回数Ｉ＝Ｏであるか否かをテ
ストし、Ｉ＝Ｏでなければ第３のステツプである
動作回数測定３０３に移行され、Ｉが１減じられ
た後再び前述の動作が繰返し行われる。またパラ
メータテスト３１１でＩ＝Ｏであることを判定す
ると、再び第１のステツプであるオフセツト測定
３０１に移行させ、新しいオフセツト値を記憶し
た後、動作回数Ｉを決定するパラメータＭを再セ
ツトして、次段の動作を繰返し行う。
この発明は以上のように構成され、第１のステ
ツプであるオフセツト測定３０１は、第３のステ
ツプである動作回数測定３０３〜第10のステツプ
であるキヤリ“Ｏ”３１０の実行回数Ｍに対して
１回で済み、またオフセツトの時間的変化は、一
般に温度、時間によつて生じるものであり、これ
ら総て一連の動作の周期に比べて極めて長い周期
で変化するため、実行回数Ｍを極めて大きな値に
することができる。例えば、第３のステツプであ
る動作回数測定３０３〜第11のステツプであるパ
ラメータテスト３１１を１回実行するのに100μs
要し、且つ第１のステツプであるオフセツト測定
３０１を１分間に１回実行するものとすれば、実
行回数ＭはＭ＝60／100×10-6＝６×105となる。
従つて、オフセツト測定３０１は全体の実行時間
から比較すれば、完全に無視し得るものとなり、
要求される精度を得るためには動作回数測定３０
３〜パラメータテスト３１１で要求される速度の
内の最低の速度で実行すればよい。即ち従来と同
一精度を得るためには、動作回数測定３０３〜パ
ラメータテスト３１１に要せる時間は従来の２倍
近い時間でよく、各構成回路の速度は従来の構成
回路の1/2程度の速度のものでよい。従つて低価
格、低消費電力となりモノリシツクIC化が可能
となつて小型化される。
ツプであるオフセツト測定３０１は、第３のステ
ツプである動作回数測定３０３〜第10のステツプ
であるキヤリ“Ｏ”３１０の実行回数Ｍに対して
１回で済み、またオフセツトの時間的変化は、一
般に温度、時間によつて生じるものであり、これ
ら総て一連の動作の周期に比べて極めて長い周期
で変化するため、実行回数Ｍを極めて大きな値に
することができる。例えば、第３のステツプであ
る動作回数測定３０３〜第11のステツプであるパ
ラメータテスト３１１を１回実行するのに100μs
要し、且つ第１のステツプであるオフセツト測定
３０１を１分間に１回実行するものとすれば、実
行回数ＭはＭ＝60／100×10-6＝６×105となる。
従つて、オフセツト測定３０１は全体の実行時間
から比較すれば、完全に無視し得るものとなり、
要求される精度を得るためには動作回数測定３０
３〜パラメータテスト３１１で要求される速度の
内の最低の速度で実行すればよい。即ち従来と同
一精度を得るためには、動作回数測定３０３〜パ
ラメータテスト３１１に要せる時間は従来の２倍
近い時間でよく、各構成回路の速度は従来の構成
回路の1/2程度の速度のものでよい。従つて低価
格、低消費電力となりモノリシツクIC化が可能
となつて小型化される。
以上のようにこの発明によれば、低価格、低消
費電力となり、小型化される等の諸効果を有す
る。
費電力となり、小型化される等の諸効果を有す
る。
第１図は一般的な電力量計を示すブロツク線図
である。第２図は第１図に示す電力量計を動作さ
せる従来のフローチヤート図である。第３図は第
１図に示す電力量計を動作させるこの発明のフロ
ーチヤート図である。 図において、１，２は第１、第２の入力端子、
３，４は第１、第２の電子スイツチ、３ａ，４ａ
は第１の接続端子、３ｂ，４ｂは第２の接続端
子、５は第１の出力回路、６，７は第１、第２の
サンプルホールド回路、８，９は第１、第２のア
ナログ−デイジタル変換回路、１０は中央演算処
理装置、１１はバス、１２は記憶装置、１３は読
出し専用記憶装置、１４は第２の出力回路であ
る。
である。第２図は第１図に示す電力量計を動作さ
せる従来のフローチヤート図である。第３図は第
１図に示す電力量計を動作させるこの発明のフロ
ーチヤート図である。 図において、１，２は第１、第２の入力端子、
３，４は第１、第２の電子スイツチ、３ａ，４ａ
は第１の接続端子、３ｂ，４ｂは第２の接続端
子、５は第１の出力回路、６，７は第１、第２の
サンプルホールド回路、８，９は第１、第２のア
ナログ−デイジタル変換回路、１０は中央演算処
理装置、１１はバス、１２は記憶装置、１３は読
出し専用記憶装置、１４は第２の出力回路であ
る。
Claims (1)
- １ 被測定回路のアナログ電圧およびアナログ電
流に夫々対応したデイジタル値を発生するアナロ
グ−デイジタル変換回路を有し、アナログ電圧お
よびアナログ電流の入力を零としたときの上記ア
ナログ−デイジタル変換回路のオフセツト値をそ
れぞれ記憶し、上記被測定回路の電圧、電流に対
応したデイジタル値から上記オフセツト値を各々
差引いた値を互に乗算累積することにより、電力
量を得る電力量計において、上記アナログ電圧お
よびアナログ電流の入力を零としたときのアナロ
グ−デイジタル変換回路のオフセツト値を記憶す
る動作を所定の上記被測定回路の電圧、電流に対
応したデイジタル値から、上記オフセツト値を
各々差引いた値を互いに乗算累積する一連の複数
の回数毎、もしくは上記複数回数の動作に要する
時間に相当する時間経過毎に行うことを特徴とす
る電力量計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127126A JPS5828665A (ja) | 1981-08-13 | 1981-08-13 | 電力量計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127126A JPS5828665A (ja) | 1981-08-13 | 1981-08-13 | 電力量計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5828665A JPS5828665A (ja) | 1983-02-19 |
| JPH0434107B2 true JPH0434107B2 (ja) | 1992-06-04 |
Family
ID=14952247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127126A Granted JPS5828665A (ja) | 1981-08-13 | 1981-08-13 | 電力量計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828665A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029959A (ja) * | 1983-07-29 | 1985-02-15 | Seiko Instr & Electronics Ltd | デ−タブロツク識別回路 |
| EP0160187B1 (de) * | 1984-03-26 | 1987-12-23 | BBC Brown Boveri AG | Verfahren zur Verarbeitung analoger Ausgangssignale von Strom- und Spannungswandlern sowie Einrichtung zur Durchführung des Verfahrens |
| JPH0789130B2 (ja) * | 1985-03-27 | 1995-09-27 | 竹本電機計器株式会社 | デ−タ収集装置 |
| JPS61292067A (ja) * | 1985-06-19 | 1986-12-22 | Mitsubishi Electric Corp | 電力量測定方法 |
| NZ219166A (en) * | 1986-02-06 | 1990-04-26 | Nilsen Oliver J Ltd | Digital energy meter |
| CH677036A5 (ja) * | 1987-08-06 | 1991-03-28 | Landis & Gyr Betriebs Ag | |
| JPH04116783U (ja) * | 1991-03-29 | 1992-10-20 | 日置電機株式会社 | 電力計 |
| JPH0816686B2 (ja) * | 1991-04-10 | 1996-02-21 | 日本電気計器検定所 | 補正形電子式電力測定装置 |
| JP2569248B2 (ja) * | 1992-06-18 | 1997-01-08 | 日本電気計器検定所 | 電子式電力量計 |
| DE4334766A1 (de) * | 1993-10-12 | 1995-04-13 | Siemens Ag | Elektronische Meßeinrichtung |
| JP5557681B2 (ja) * | 2010-10-05 | 2014-07-23 | 横河電機株式会社 | 電力測定装置 |
| JP2012184985A (ja) * | 2011-03-04 | 2012-09-27 | Panasonic Corp | 分散型発電システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819068B2 (ja) * | 1975-11-17 | 1983-04-15 | 株式会社東芝 | デンシシキデンリヨクリヨウケイ |
| JPS52119880U (ja) * | 1976-03-09 | 1977-09-10 |
-
1981
- 1981-08-13 JP JP56127126A patent/JPS5828665A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5828665A (ja) | 1983-02-19 |
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