JPH0434184B2 - - Google Patents
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- JPH0434184B2 JPH0434184B2 JP58056606A JP5660683A JPH0434184B2 JP H0434184 B2 JPH0434184 B2 JP H0434184B2 JP 58056606 A JP58056606 A JP 58056606A JP 5660683 A JP5660683 A JP 5660683A JP H0434184 B2 JPH0434184 B2 JP H0434184B2
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- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- external medium
- cpu
- cpu2
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0709—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a distributed system consisting of a plurality of standalone computer nodes, e.g. clusters, client-server systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のCPUで１つのデータ処理装置
を構成しておりそのうち小数のCPUがエラー情
報の収集が可能な場合に、このエラー情報の収集
可能なCPUがエラー情報の収集ができない他の
CPUのエラー情報を収集することができるよう
にしたりモートダンプ方式に関する。
を構成しておりそのうち小数のCPUがエラー情
報の収集が可能な場合に、このエラー情報の収集
可能なCPUがエラー情報の収集ができない他の
CPUのエラー情報を収集することができるよう
にしたりモートダンプ方式に関する。
例えば競馬の投票券のようなユニツト券販売装
置が多数台接続されるような大形のデータ処理装
置では、第１図に示すように複数台の中央処理装
置CPU０〜CPU３を使用してそのユニツト券の
販売状態をオンラインで管理している。このよう
なシステムでは、CPU０〜CPU３の全部にフロ
ツピイデイスクが接続されIPL（イニシヤル・プ
ログラム・ロード）機能を有するものではなく、
例えばCPU０〜CPU１（それぞれフロツピイデ
イスクFLP０，FLP１が接続されている。そし
てCPU２，CPU３に対してはそれぞれCPU０，
CPU１よりIPLが行われる。CPU０，CPU１に
は従来の並列回路通信アダブタ、例えばPLCA
０，PLCA１とダイレクト・メモリ・アクセス・
コントローラDMAC０，DMAC１が設けられ、
CPU２，CPU３にはパラレル・インタフエイ
ス・アダプタPIA２，PIA３が設けられており、
これらによりCPU０，CPU１は自己のメモリの
アクセスの外に他のすべてのメモリをリードでき
るように構成され、CPU２，CPU３は自己のメ
モリのアクセスの外にメモリMEM０とMEM１
をリードできるように構成されている。
置が多数台接続されるような大形のデータ処理装
置では、第１図に示すように複数台の中央処理装
置CPU０〜CPU３を使用してそのユニツト券の
販売状態をオンラインで管理している。このよう
なシステムでは、CPU０〜CPU３の全部にフロ
ツピイデイスクが接続されIPL（イニシヤル・プ
ログラム・ロード）機能を有するものではなく、
例えばCPU０〜CPU１（それぞれフロツピイデ
イスクFLP０，FLP１が接続されている。そし
てCPU２，CPU３に対してはそれぞれCPU０，
CPU１よりIPLが行われる。CPU０，CPU１に
は従来の並列回路通信アダブタ、例えばPLCA
０，PLCA１とダイレクト・メモリ・アクセス・
コントローラDMAC０，DMAC１が設けられ、
CPU２，CPU３にはパラレル・インタフエイ
ス・アダプタPIA２，PIA３が設けられており、
これらによりCPU０，CPU１は自己のメモリの
アクセスの外に他のすべてのメモリをリードでき
るように構成され、CPU２，CPU３は自己のメ
モリのアクセスの外にメモリMEM０とMEM１
をリードできるように構成されている。
ところで、通常データ処理装置では、CPUが
異常を検出した場合、その原因を調査するために
種々な対策が行われているが、従来の障害は主に
ハードウエアの障害であつてそのエラーのロギン
グが行われている。しかし最近ではハードウエア
の障害のみならず、プログラムの障害に対しても
種々の対策をとることが行われるようになつてき
た。そのためにプログラムの走行トレース、ロギ
ング等が行われている。
異常を検出した場合、その原因を調査するために
種々な対策が行われているが、従来の障害は主に
ハードウエアの障害であつてそのエラーのロギン
グが行われている。しかし最近ではハードウエア
の障害のみならず、プログラムの障害に対しても
種々の対策をとることが行われるようになつてき
た。そのためにプログラムの走行トレース、ロギ
ング等が行われている。
プログラムで異常を発見すると、そのエラーの
処理が問題となる。一般にエラー発生時には直ち
にストツプして調査可能なものは少なく、直ちに
業務続行しなければならない。
処理が問題となる。一般にエラー発生時には直ち
にストツプして調査可能なものは少なく、直ちに
業務続行しなければならない。
そのためエラー発生時にフロツピイデイスクの
ような外部媒体にメモリダンプを行ない、自動的
に再IPLを行つてデータ処理を続行する。したが
つてこの場合、外部媒体が接続されていない場合
にはそのメモリダンプは困難さが伴うことにな
る。
ような外部媒体にメモリダンプを行ない、自動的
に再IPLを行つてデータ処理を続行する。したが
つてこの場合、外部媒体が接続されていない場合
にはそのメモリダンプは困難さが伴うことにな
る。
ところで、第１図のシステムにおいて、CPU
２，CPU３はいずれもフロツピイデイスクのよ
うな外部媒体が接続されていないので、自からの
ダンプは不可能であり、他のCPU０，CPU１に
ダンプしてもらうことになる。このダンプを行う
場合には通常CPU間の通信により行われ、例え
ばCPU２が自己の処理に異常を感じたときCPU
０にこれを要求し、CPU０がCPU２からその
MEM２の内容をFLP０にダンプすることにな
る。このようにCPU２が動作しているときには
これでもよいがCPU２自体が異常の場合その故
障診断に必要なMEM２のデータをダンプするこ
とができないことになる。これはCPU３におい
ても同様である。
２，CPU３はいずれもフロツピイデイスクのよ
うな外部媒体が接続されていないので、自からの
ダンプは不可能であり、他のCPU０，CPU１に
ダンプしてもらうことになる。このダンプを行う
場合には通常CPU間の通信により行われ、例え
ばCPU２が自己の処理に異常を感じたときCPU
０にこれを要求し、CPU０がCPU２からその
MEM２の内容をFLP０にダンプすることにな
る。このようにCPU２が動作しているときには
これでもよいがCPU２自体が異常の場合その故
障診断に必要なMEM２のデータをダンプするこ
とができないことになる。これはCPU３におい
ても同様である。
本発明の目的は、このような問題を改善するた
め、CPU自体に外部媒体が接続されていない場
合において該CPU自体が異常状態になつた場合
でもそのメモリを続出してダンプできるようにし
たリモートダンプ方式を提供することである。
め、CPU自体に外部媒体が接続されていない場
合において該CPU自体が異常状態になつた場合
でもそのメモリを続出してダンプできるようにし
たリモートダンプ方式を提供することである。
〓発明の構成〓
この目的を達成するために本発明のリモートダ
ンプ方式では、外部媒体では接続されている中央
処理装置と外部媒体が接続されていない中央処理
装置を備えた複数の中央処理装置を具備するデー
タ処理装置において、外部媒体が接続されていな
い中央処理装置に対してパトロール診断を行う外
部媒体が接続されている複数の中央処理装置と、
自己の異常を検知したとき外部媒体が接続されて
いる中央処理装置に対して異常報告を行う外部媒
体が接続されていない、パトロール診断される複
数の中央処理装置と、中央処理装置に接続され、
メモリアドレス・レジスタを有し、バス接続及び
メモリ直接読出を行うバス結合部を各中央処理装
置に接続配置して設け、外部媒体が接続されてい
ない中央処理装置に接続配置されるバス結合部
を、外部媒体が接続されている中央処理装置に接
続されるバス結合部及び外部媒体が接続されてい
ない中央処理装置に接続される他のバス結合部と
接続し、外部媒体が接続されている中央処理装置
が外部媒体が接続されていない中央処理装置から
異常報告を受けたとき及びパトロース診断により
外部媒体が接続されていない中央処理装置が動作
ストツプとなる異常状態を検出したときこのバス
結合部を経由して外部媒体が接続されていない中
央処理装置に接続されるメモリ部を読出してこの
データを外部媒体に保持するようにしたことを特
徴とする。
ンプ方式では、外部媒体では接続されている中央
処理装置と外部媒体が接続されていない中央処理
装置を備えた複数の中央処理装置を具備するデー
タ処理装置において、外部媒体が接続されていな
い中央処理装置に対してパトロール診断を行う外
部媒体が接続されている複数の中央処理装置と、
自己の異常を検知したとき外部媒体が接続されて
いる中央処理装置に対して異常報告を行う外部媒
体が接続されていない、パトロール診断される複
数の中央処理装置と、中央処理装置に接続され、
メモリアドレス・レジスタを有し、バス接続及び
メモリ直接読出を行うバス結合部を各中央処理装
置に接続配置して設け、外部媒体が接続されてい
ない中央処理装置に接続配置されるバス結合部
を、外部媒体が接続されている中央処理装置に接
続されるバス結合部及び外部媒体が接続されてい
ない中央処理装置に接続される他のバス結合部と
接続し、外部媒体が接続されている中央処理装置
が外部媒体が接続されていない中央処理装置から
異常報告を受けたとき及びパトロース診断により
外部媒体が接続されていない中央処理装置が動作
ストツプとなる異常状態を検出したときこのバス
結合部を経由して外部媒体が接続されていない中
央処理装置に接続されるメモリ部を読出してこの
データを外部媒体に保持するようにしたことを特
徴とする。
本発明の一実施例を第２図及び第３図に基づき
説明する。
説明する。
第２図は本発明の一実施例構成図を端末集計装
置において具備したもの、第３図はその動作説明
図である。
置において具備したもの、第３図はその動作説明
図である。
図中、BCUはバス結合ユニツトであり、メモ
リアドレス・レジスタとバイトカウンタを有し、
バス接続機能とメモリを直接読出することができ
る機能を有するもの、CRTは陰極線管を使用し
た表示装置である。
リアドレス・レジスタとバイトカウンタを有し、
バス接続機能とメモリを直接読出することができ
る機能を有するもの、CRTは陰極線管を使用し
た表示装置である。
第２図に示されるデータ処理装置では、CPU
０とCPU１にはFLP０，FLP１が接続されてい
るが、CPU２とCPU３には上記フロツピイデイ
スクのような外部媒体は接続されていない。各
CPU０〜CPU３にはそれぞれメモリMEM０〜
MEM３が接続されており、またバス結合ユニツ
トBCU０〜BCU３により第２図の接続状態に示
された状態で相互接続可能である。例えばCPU
０はCPU２またはCPU３と相互接続することが
できる。CPU２とCPU３には端末制御装置TIC
が接続されており、各TICにはそれぞれ複数のユ
ニツト券発売機UIMが接続されている。
０とCPU１にはFLP０，FLP１が接続されてい
るが、CPU２とCPU３には上記フロツピイデイ
スクのような外部媒体は接続されていない。各
CPU０〜CPU３にはそれぞれメモリMEM０〜
MEM３が接続されており、またバス結合ユニツ
トBCU０〜BCU３により第２図の接続状態に示
された状態で相互接続可能である。例えばCPU
０はCPU２またはCPU３と相互接続することが
できる。CPU２とCPU３には端末制御装置TIC
が接続されており、各TICにはそれぞれ複数のユ
ニツト券発売機UIMが接続されている。
したがつてCPU０とCPU１にはそれぞれFLP
０，FLP１が接続されているので、これらの
CPU０，CPU１は自らそのFLP内に内蔵されて
いるプログラムをローデングするためのIPLを行
つたり、あるいは自己検出によりそのMEM０，
MEM１のデータをFLP０，FLP１に自動ダンプ
することができる。この自動ダンプは、ハード状
態が一定でないため、システム・リセツトを行つ
た後にダンプを行う。
０，FLP１が接続されているので、これらの
CPU０，CPU１は自らそのFLP内に内蔵されて
いるプログラムをローデングするためのIPLを行
つたり、あるいは自己検出によりそのMEM０，
MEM１のデータをFLP０，FLP１に自動ダンプ
することができる。この自動ダンプは、ハード状
態が一定でないため、システム・リセツトを行つ
た後にダンプを行う。
ところでFLPが接続されていないCPU２と
CPU３のIPLは、FLPが接続されているCPU０，
CPU１により行われることになる。
CPU３のIPLは、FLPが接続されているCPU０，
CPU１により行われることになる。
そしてこのCPU２，CPU３のダンプはFLPの
接続されているCPU０，CPU１の助けにより行
うことになる。この場合、例えばCPU２はCPU
０またはCPU１のいずれかに対し依頼して行う
ことになる。すなわち、CPU２が自己のプログ
ラムの異常を検知したような場合、CPU０に対
してこれを報告し、メモリダンプを依頼する。こ
の場合、CPU０はCPU２を介してMEM２のデ
ータをダンプし、このダンプが終了するとその
FLP０よりプログラムを出力してこれをCPU２
に対しIPLを行う。このメモリダンプの場合、
BCU２を経由して行うこともできる。
接続されているCPU０，CPU１の助けにより行
うことになる。この場合、例えばCPU２はCPU
０またはCPU１のいずれかに対し依頼して行う
ことになる。すなわち、CPU２が自己のプログ
ラムの異常を検知したような場合、CPU０に対
してこれを報告し、メモリダンプを依頼する。こ
の場合、CPU０はCPU２を介してMEM２のデ
ータをダンプし、このダンプが終了するとその
FLP０よりプログラムを出力してこれをCPU２
に対しIPLを行う。このメモリダンプの場合、
BCU２を経由して行うこともできる。
ところでFLPの接続されていないCPUがスト
ツプ又は暴走した場合には、上記の如きダンプ依
頼はできない。例えばCPU２がストツプした場
合、CPU０に対してダンプ依頼もできなければ、
またCPU０はCPU２を経由してMEM２を続出
すこともできない。そこで各CPU０〜CPU３に
接続されているバス結合ユニツトBCU０〜BCU
３を経由してCPU０とCPU１はCPU２とCPU３
のMEM２，MEM３をパトロール診断し、この
FLPが接続されていないCPU２とCPU３の状態
を監視する。このパトロール診断により例えば
CPU０かCPU２の異常を検出すると、CPU０は
BCU２を経由してMEM２を読取りこの内容を
FLP０に格納する。このようにしてダンプが終
了すると、CPU２の再起動のためまずCPU０は
CPU２のリセツトを行い、それからCPU０は
FLP０よりプログラムを続出してこれにより
CPU２の再IPLをして処理続行することになる。
ツプ又は暴走した場合には、上記の如きダンプ依
頼はできない。例えばCPU２がストツプした場
合、CPU０に対してダンプ依頼もできなければ、
またCPU０はCPU２を経由してMEM２を続出
すこともできない。そこで各CPU０〜CPU３に
接続されているバス結合ユニツトBCU０〜BCU
３を経由してCPU０とCPU１はCPU２とCPU３
のMEM２，MEM３をパトロール診断し、この
FLPが接続されていないCPU２とCPU３の状態
を監視する。このパトロール診断により例えば
CPU０かCPU２の異常を検出すると、CPU０は
BCU２を経由してMEM２を読取りこの内容を
FLP０に格納する。このようにしてダンプが終
了すると、CPU２の再起動のためまずCPU０は
CPU２のリセツトを行い、それからCPU０は
FLP０よりプログラムを続出してこれにより
CPU２の再IPLをして処理続行することになる。
すなわち、本発明によればバス結合ユニツト
BCUにより、例えば、CPU０とCPU２は第３図
の状態にバスＢ上に接続される。したがつて
CPU０がBCU０，BCU２の下にMEM２を直接
リードすることができ、CPU２に異常が生じた
場合でもこれに対し上記の如く対処することがで
きるので、システムダウンを生ずることなく、デ
ータ処理を続行することができる 〔発明の効果〕 本発明によれば外部媒体の接続されてない
CPUに異常が発生した場合でも、他のCPUによ
りそのメモリのデータをリモートダンプすること
が可能になる。
BCUにより、例えば、CPU０とCPU２は第３図
の状態にバスＢ上に接続される。したがつて
CPU０がBCU０，BCU２の下にMEM２を直接
リードすることができ、CPU２に異常が生じた
場合でもこれに対し上記の如く対処することがで
きるので、システムダウンを生ずることなく、デ
ータ処理を続行することができる 〔発明の効果〕 本発明によれば外部媒体の接続されてない
CPUに異常が発生した場合でも、他のCPUによ
りそのメモリのデータをリモートダンプすること
が可能になる。
しかも本発明では、第２図に示す如く、複数の
CPUの相互接続による、いわゆる「たすきがけ」
構成となつており、かつ各々のCPUに、メモリ
アドレス・レジスタを有するバス結合部が接続さ
れているため、ある障害の発生したCPUのメモ
リ内容をその上位のCPUがダンプしているとき
にでも、他のCPUは独立に動作することが可能
である。更に、ダンプを行う上位のCPU（例えば
CPU０）も障害が発生したとしても、そのバス
結合部内のメモリアドレス・レジスタの内容に基
づきもう一方の上位のCPU（例えばCPU１）がダ
ンプを行うことが可能であり、結果的にCPU（例
えばCPU０）のバツクアツプともなる。また
CPU（例えばCPU２）の障害が、全く動作するこ
とができないストツプした場合でも、上位の
CPUがパトロール診断しているので、これによ
り異常を検出してダンプすることができる。
CPUの相互接続による、いわゆる「たすきがけ」
構成となつており、かつ各々のCPUに、メモリ
アドレス・レジスタを有するバス結合部が接続さ
れているため、ある障害の発生したCPUのメモ
リ内容をその上位のCPUがダンプしているとき
にでも、他のCPUは独立に動作することが可能
である。更に、ダンプを行う上位のCPU（例えば
CPU０）も障害が発生したとしても、そのバス
結合部内のメモリアドレス・レジスタの内容に基
づきもう一方の上位のCPU（例えばCPU１）がダ
ンプを行うことが可能であり、結果的にCPU（例
えばCPU０）のバツクアツプともなる。また
CPU（例えばCPU２）の障害が、全く動作するこ
とができないストツプした場合でも、上位の
CPUがパトロール診断しているので、これによ
り異常を検出してダンプすることができる。
第１図は従来のデータ処理装置、第２図は本発
明の一実施例構成、第３図はその動作説明図であ
る。 図中、CPUは中央処理装置、MEMはメモリ、
FLPはフロツピイデイスク、TICは端末制御装
置、UIMはユニツト券発売機、BCUはバス結合
ユニツトを示す。
明の一実施例構成、第３図はその動作説明図であ
る。 図中、CPUは中央処理装置、MEMはメモリ、
FLPはフロツピイデイスク、TICは端末制御装
置、UIMはユニツト券発売機、BCUはバス結合
ユニツトを示す。
Claims (1)
- 【特許請求の範囲】 １ 外部媒体が接続されている中央処理装置と外
部媒体が接続されていない中央処理装置を備えた
複数の中央処理装置を具備するデータ処理装置に
おいて、 外部媒体が接続されていない中央処理装置に対
してパトロール診断を行う外部媒体が接続されて
いる複数の中央処理装置と、 自己の異常を検知したとき外部媒体が接続され
ている中央処理装置に対して異常報告を行う外部
媒体が接続されていない、パトロール診断される
複数の中央処理装置と、 中央処理装置に接続され、メモリアドレス・レ
ジスタを有し、バス接続及びメモリ直接読出を行
うバス結合部を各中央処理装置に接続配置して設
け、 外部媒体が接続されていない中央処理装置に接
続配置されるバス結合部を、外部媒体が接続され
ている中央処理装置に接続されるバス結合部及び
外部媒体が接続されていない中央処理装置に接続
される他のバス結合部と接続し、外部媒体が接続
されている中央処理装置が外部媒体が接続されて
いない中央処理装置から異常報告を受けたとき及
びパトロール診断により外部媒体が接続されてい
ない中央処理装置が動作ストツプとなる異常状態
を検出したときこのバス結合部を経由して外部媒
体が接続されていない中央処理装置に接続される
メモリ部を読出してこの読出したデータを外部媒
体に保持するようにしたことを特徴とするリモー
トダンプ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056606A JPS59180760A (ja) | 1983-03-31 | 1983-03-31 | リモ−トダンプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056606A JPS59180760A (ja) | 1983-03-31 | 1983-03-31 | リモ−トダンプ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180760A JPS59180760A (ja) | 1984-10-13 |
| JPH0434184B2 true JPH0434184B2 (ja) | 1992-06-05 |
Family
ID=13031887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056606A Granted JPS59180760A (ja) | 1983-03-31 | 1983-03-31 | リモ−トダンプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180760A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035766A1 (fr) * | 2006-09-21 | 2008-03-27 | Autonetworks Technologies, Ltd. | Système de commande électronique et dispositif de commande électronique |
| JP5435205B2 (ja) * | 2009-01-29 | 2014-03-05 | 日本電気株式会社 | マルチノードシステム、ノード、メモリダンプ処理方法、及びプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523579A (en) * | 1978-08-08 | 1980-02-20 | Panafacom Ltd | Coupler |
-
1983
- 1983-03-31 JP JP58056606A patent/JPS59180760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180760A (ja) | 1984-10-13 |
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