JPH04342157A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04342157A JPH04342157A JP11447291A JP11447291A JPH04342157A JP H04342157 A JPH04342157 A JP H04342157A JP 11447291 A JP11447291 A JP 11447291A JP 11447291 A JP11447291 A JP 11447291A JP H04342157 A JPH04342157 A JP H04342157A
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact hole
- etching
- conductive material
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方
法に関し、さらに詳しくは、半導体基板上の絶縁膜にド
ライエッチング法を用いてコンタクトホールを形成する
方法に関する。
法に関し、さらに詳しくは、半導体基板上の絶縁膜にド
ライエッチング法を用いてコンタクトホールを形成する
方法に関する。
【０００２】
【従来の技術】 Ｓｉ等の半導体基板上に形成した、
ＢＰＳＧ等の絶縁膜にコンタクトホールを開口する方法
の一般的な例を図２に示す。まず、Ｓｉ基板１上のＢＰ
ＧＳ膜２上にフォトレジスト膜２３を積層し、次いで、
フォトレジスト膜２３の所定部位のみを紫外光によって
露光し（ａ） 、この後に現像を行って露光部を除去す
る（ｂ） 。次に、フォトレジスト膜２３をマスクとし
てリアクティブイオンエッチング（ＲＩＥ）を行うこと
によって、（ｃ）に示すように、コンタクトホール２５
を開口する。
ＢＰＳＧ等の絶縁膜にコンタクトホールを開口する方法
の一般的な例を図２に示す。まず、Ｓｉ基板１上のＢＰ
ＧＳ膜２上にフォトレジスト膜２３を積層し、次いで、
フォトレジスト膜２３の所定部位のみを紫外光によって
露光し（ａ） 、この後に現像を行って露光部を除去す
る（ｂ） 。次に、フォトレジスト膜２３をマスクとし
てリアクティブイオンエッチング（ＲＩＥ）を行うこと
によって、（ｃ）に示すように、コンタクトホール２５
を開口する。
【０００３】
【発明が解決しようとする課題】 ところで、最近で
は、デバイスの微細化に伴い、半導体基板上のＢＰＧＳ
膜に開口するコンタクトホールは、そのアスペクト比（
加工深さ／コンタクトホール径）が約２以上に設定され
ることが頻繁となってきており、このような深いコンタ
クトホールを、図２に示した方法によって加工しようと
した場合、エッチング時においてレジストマスクから発
生する反応生成物によってエッチングが阻害され、これ
によりエッチングレートが大幅に低下し、最悪の場合に
はエッチングが進行しなくなる、いわゆるマイクロロー
ディング効果が発生するといった問題がある。
は、デバイスの微細化に伴い、半導体基板上のＢＰＧＳ
膜に開口するコンタクトホールは、そのアスペクト比（
加工深さ／コンタクトホール径）が約２以上に設定され
ることが頻繁となってきており、このような深いコンタ
クトホールを、図２に示した方法によって加工しようと
した場合、エッチング時においてレジストマスクから発
生する反応生成物によってエッチングが阻害され、これ
によりエッチングレートが大幅に低下し、最悪の場合に
はエッチングが進行しなくなる、いわゆるマイクロロー
ディング効果が発生するといった問題がある。
【０００４】本発明は、上記の従来の問題点を解決すべ
くなされたもので、その目的とするところは、アスペク
ト比が大きなコンタクトホールを、確実に形成すること
ができる方法を提供することにある。
くなされたもので、その目的とするところは、アスペク
ト比が大きなコンタクトホールを、確実に形成すること
ができる方法を提供することにある。
【０００５】
【課題を解決するための手段】 上記の目的を達成す
るために、本発明方法では、実施例に対応する図１に示
すように、半導体基板（Ｓｉ基板）１上に絶縁膜（ＢＰ
ＧＳ膜）２を形成し、次いで、その絶縁膜２上に導電体
材料による膜（ＴｉＮ膜）４を形成した後（ａ） 、こ
の導電体材料製膜４の一部分のみを選択的に除去し（ｃ
） 、次いで、その残った導電体材料製膜４のみをマス
クとして絶縁膜２のドライエッチングを行うことによっ
て、（ｄ） に示すように、コンタクトホール５を開口
している。
るために、本発明方法では、実施例に対応する図１に示
すように、半導体基板（Ｓｉ基板）１上に絶縁膜（ＢＰ
ＧＳ膜）２を形成し、次いで、その絶縁膜２上に導電体
材料による膜（ＴｉＮ膜）４を形成した後（ａ） 、こ
の導電体材料製膜４の一部分のみを選択的に除去し（ｃ
） 、次いで、その残った導電体材料製膜４のみをマス
クとして絶縁膜２のドライエッチングを行うことによっ
て、（ｄ） に示すように、コンタクトホール５を開口
している。
【０００６】
【作用】 導電体材料製膜４の加工は、例えばフォト
リソグラフィ法等を採用して加工するわけであるが、こ
の加工時に形成したフォトレジスト膜３を除去して、導
電体材料製膜４のみをマスクとして、絶縁膜２のエッチ
ングを行うことで、このエッチング時には、フォトレジ
ストは存在せずレジストから発生する反応生成物による
影響が無くなる結果、エッチングレートの低下もしくは
マイクロローディングが生じることがなくなる。
リソグラフィ法等を採用して加工するわけであるが、こ
の加工時に形成したフォトレジスト膜３を除去して、導
電体材料製膜４のみをマスクとして、絶縁膜２のエッチ
ングを行うことで、このエッチング時には、フォトレジ
ストは存在せずレジストから発生する反応生成物による
影響が無くなる結果、エッチングレートの低下もしくは
マイクロローディングが生じることがなくなる。
【０００７】
【実施例】 図１は本発明方法の実施例の手順を説明
する図である。まず、（ａ） に示すように、Ｓｉ基板
１上にＣＶＤ法によりＢＰＧＳ膜２を形成しておき、そ
のＢＰＧＳ膜２上に、反応性スパッタリング法によりＴ
ｉＮ膜４を成長させる。なおＴｉＮ膜４の膜厚は１５０
０Å程度とする。次いで、ＴｉＮ膜４上にフォトレジス
ト膜３を形成した後、このレジスト膜３の、後述するコ
ンタクトホールの開口部に相応する部分のみに紫外光を
照射する。
する図である。まず、（ａ） に示すように、Ｓｉ基板
１上にＣＶＤ法によりＢＰＧＳ膜２を形成しておき、そ
のＢＰＧＳ膜２上に、反応性スパッタリング法によりＴ
ｉＮ膜４を成長させる。なおＴｉＮ膜４の膜厚は１５０
０Å程度とする。次いで、ＴｉＮ膜４上にフォトレジス
ト膜３を形成した後、このレジスト膜３の、後述するコ
ンタクトホールの開口部に相応する部分のみに紫外光を
照射する。
【０００８】次に、アルカリ溶液などでフォトレジスト
膜３の現像を行った後に、残ったレジスト膜３をマスク
としてドライエッチングを行うことによって、ＴｉＮ膜
４を（ｂ） に示す形状に加工する。このエッチング時
には、ＴｉＮ膜４は、その膜厚が１５００Å程度と薄い
ため、レジストの反応生成物によるエッチングレートの
低下もしくはマイクロローディング効果が生じることは
ない。
膜３の現像を行った後に、残ったレジスト膜３をマスク
としてドライエッチングを行うことによって、ＴｉＮ膜
４を（ｂ） に示す形状に加工する。このエッチング時
には、ＴｉＮ膜４は、その膜厚が１５００Å程度と薄い
ため、レジストの反応生成物によるエッチングレートの
低下もしくはマイクロローディング効果が生じることは
ない。
【０００９】そして、フォトレジスト膜３を除去してＴ
ｉＮ膜４を露出させ（ｃ） 、このＴｉＮ膜４をマスク
として、ＣＨＦ３ガスを用いた反応性イオンエッチング
を行うことによって、（ｄ） に示すように、ＢＰＧＳ
膜２にコンタクトホール５を形成する。なお、（ｄ）
工程においてマスクとして使用したＴｉＮ膜４は、除去
せずに後の工程（配線形成工程）までそのままの状態で
残しておけば、メタル配線のストレスマイグレーション
を防止するための膜として利用することもできる。
ｉＮ膜４を露出させ（ｃ） 、このＴｉＮ膜４をマスク
として、ＣＨＦ３ガスを用いた反応性イオンエッチング
を行うことによって、（ｄ） に示すように、ＢＰＧＳ
膜２にコンタクトホール５を形成する。なお、（ｄ）
工程においてマスクとして使用したＴｉＮ膜４は、除去
せずに後の工程（配線形成工程）までそのままの状態で
残しておけば、メタル配線のストレスマイグレーション
を防止するための膜として利用することもできる。
【００１０】また、ＴｉＮ膜に代えて、例えばＷＳｉあ
るいはＴｉＷ膜等、半導体製造プロセスににおいて一般
的に使用される他の導電体材料製の膜を用いても、同等
の効果を得ることができる。
るいはＴｉＷ膜等、半導体製造プロセスににおいて一般
的に使用される他の導電体材料製の膜を用いても、同等
の効果を得ることができる。
【００１１】
【発明の効果】 以上説明したように、本発明方法に
よれば、半導体基板上の絶縁膜上に、ＴｉＮ膜等の導電
体膜を形成し、この膜の一部を選択的に除去した後に、
その加工後の導電体膜のみをマスクとして下層の絶縁膜
のエッチングを行うことによってコンタクトホールを開
口するので、従来問題であった、フォトレジストから発
生する反応生成物による影響がなく、これによりエッチ
ングレートの低下もしくはマイクロローディングの発生
がなくなる結果、アスペクト比が大の深い微細なコンタ
クトホールを、確実に、かつ精度よく加工することが可
能となる。
よれば、半導体基板上の絶縁膜上に、ＴｉＮ膜等の導電
体膜を形成し、この膜の一部を選択的に除去した後に、
その加工後の導電体膜のみをマスクとして下層の絶縁膜
のエッチングを行うことによってコンタクトホールを開
口するので、従来問題であった、フォトレジストから発
生する反応生成物による影響がなく、これによりエッチ
ングレートの低下もしくはマイクロローディングの発生
がなくなる結果、アスペクト比が大の深い微細なコンタ
クトホールを、確実に、かつ精度よく加工することが可
能となる。
【図１】 本発明方法の実施例の手順を説明する図
【
図２】 半導体装置においてコンタクトホールを形成
する際の従来の一般的な手順を示す図
図２】 半導体装置においてコンタクトホールを形成
する際の従来の一般的な手順を示す図
１・・・・Ｓｉ基板
２・・・・ＢＰＧＳ膜（導電体材料製膜）３・・・・フ
ォトレジスト膜 ４・・・・ＴｉＮ膜 ５・・・・コンタクトホール
ォトレジスト膜 ４・・・・ＴｉＮ膜 ５・・・・コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成し、次い
で、その絶縁膜上に導電体材料による膜を形成した後、
この導電体材料製膜の一部分のみを選択的に除去し、次
いで、その残った導電体材料製膜のみをマスクとして、
上記絶縁膜のドライエッチングを行うことによってコン
タクトホールを開口する工程を有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11447291A JPH04342157A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11447291A JPH04342157A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342157A true JPH04342157A (ja) | 1992-11-27 |
Family
ID=14638591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11447291A Pending JPH04342157A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342157A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519880A (en) * | 1978-07-28 | 1980-02-12 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device |
| JPS5877246A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 多層配線構造の形成方法 |
-
1991
- 1991-05-20 JP JP11447291A patent/JPH04342157A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519880A (en) * | 1978-07-28 | 1980-02-12 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device |
| JPS5877246A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 多層配線構造の形成方法 |
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