JPH04342328A - 遅延挿脱監視方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレームアライン時にお
ける遅延挿脱監視方法に関する。局装置において、端末
側のフレームと装置側のフレームの位相を合わせる場合
、両者のフレームパルスが互いに近いところにあると書
込みと読出しが不安定となり、読出しエラーが発生する
。これを防止するため端末側のフレームに遅延を挿入し
たり、遅延を脱出させたりするための遅延挿脱監視方法
がフレームアライン時に行われている。近時伝送装置の
高精度化が要求されるに伴い、このフレームアライン時
の遅延挿脱監視方法も精度の良いものが要求されている
。

【０００２】

【従来の技術】従来の遅延挿脱監視方法においては、片
方のフレームパルスの前後数ビットにウィンドゥパルス
を設けて、その中にもう片方のフレームパルスが入った
場合、遅延挿脱として、そのフレームパルスをフレーム
周期の半周期ずらし、フレームアラインでのデータ乗換
え時の誤動作を防ぐ方法をとっていた。

【０００３】従来の遅延挿脱監視回路のブロック構成図
を図７に示す。図において、２１はパルス発生器（ＰＧ
）、２２はセレクタ、２３はアンドゲート、２４，２５
はＪＫフリップフロップを示す。パルス発生器２１は局
側クロック（１．５ＭＨｚ）に同期して局側フレームパ
ルス■を発生する。局側フレームパルスは４ＫＨｚの周
期で発生するがパルス間の間隔がずれる場合が起こる。 パルス発生器２１からは１６ビット幅のウィンドゥパル
ス■が局側フレームパルスに同期して送出される。セレ
クタ２２は端末側からの２系統の互いに半周期ずれたロ
ードパルス１■とロードパルス２■とをＪＫフリップフ
ロップ２４からのロードパルス切換信号■により切り換
え選択する。セレクタ２２でロードパルス１■を選択し
てカウンタロードパルス■を出力し、出力■と出力■と
をアンドゲート２３でアンドして出力■がウィンドゥパ
ルス■の幅の中に入った場合は、ＪＫフリップフロップ
２４から遅延挿脱信号■を送出すると共に、ＪＫフリッ
プフロップ２５からロードパルス切換信号■を送出し、
セレクタ２２はロードパルス２■を選択してカウンタロ
ードパルス■を出力する。このカウンタロードパルスの
切り換えにより遅延挿脱信号■は閉じて警告を発生する
。

【０００４】上記従来の遅延挿脱監視方法のタイムチャ
ートを図８に示す。■〜■は図６のブロック構成図と同
一番号の波形を示し、局側フレームパルス■の間隔が異
常に延びて端末側のロードパルス１■がウィンドゥパル
ス■の範囲内に入ったとき、遅延挿脱信号■が発生して
端末側のロードパルス２■に切り換えられる。従って局
側のフレームパルス■と端末側のカウンタロードパルス
■は半周期ずれた形で同期がとられる。

【０００５】

【発明が解決しようとする課題】従来の遅延挿脱監視方
法ではフレームパルス付近でしか監視できないため、フ
レームパルス付近以外で遅延挿脱が起きた場合、次のフ
レームパルスが入力されるまで監視できなかった。従っ
て、遅延挿脱として判定されずにデータエラーが生じる
といった問題を生じていた。

【０００６】本発明は、フレームパルスではなくアドレ
スで監視することにより、遅延挿脱となった場合、直ち
に遅延挿脱として判断できることを目的とする。

【０００７】

【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、１はアドレスＡを調整するアド
レス調整部、２はアドレスＢを調整するアドレス調整部
で、アドレスＡとアドレスＢとのアドレス比較時の調整
を行う。３はアドレス調整部１からの値からアドレス調
整部２からの値を減算する減算部で、減算結果を正常に
出力する。４は上記アドレス調整部１とアドレス調整部
２と減算部３とにより減算された出力値がある範囲内で
ある場合、遅延挿脱信号として出力する遅延挿脱信号出
力部、５は遅延挿脱となった場合、フレームパルスを切
り換える信号を出力するフレームパルス切換信号出力部
を示す。

【０００８】上記アドレス調整部１とアドレス調整部２
においてアドレスＡとアドレスＢとを常時監視し、減算
部３の出力値がある範囲内に接近した場合、遅延挿脱信
号出力部４より遅延挿脱として遅延挿脱信号を出力する
と共に、フレームパルス切換信号出力部５よりフレーム
パルス切換信号を出力してフレームパルスを切り換える
ように構成する。

【０００９】

【作用】アドレスＡを読出し側アドレス信号とし、アド
レスＢを書込み側アドレス信号とすれば、アドレス調整
部１とアドレス調整部２とでアドレスＡとＢを調整し、
アドレスが‘０’付近の演算を正常に行えるようにし、
減算部３で負の値が出た場合、２の補数変換をして、減
算結果を正常に出力するようにしている。減算部３の出
力値がある範囲内に接近した場合、遅延挿脱信号出力部
４から遅延挿脱信号が出力され、アドレスＡ側のフレー
ムパルスに遅延が生じたものと判断して、フレームパル
ス切換信号出力部５よりの切換信号によりアドレスＢ側
のフレームパルスを切り換えるようにする。

【００１０】従って、フレームパルスではなく、アドレ
スで比較して遅延挿脱を監視しているため、双方のアド
レスが接近した場合、直ちに遅延挿脱として判断できる
ようにしている。

【００１１】

【実施例】本発明の実施例のブロック構成図を図２、図
３に示す。図は加入者線終端装置内の端末側クロックＢ
に同期したデータから、局側クロックＡに同期したデー
タにフレームアラインする際の遅延挿脱の監視を行う部
分を示している。図において、点線で囲んだ１〜５は原
理構成図と同一番号を示し、１１はカウンタＡ、１２は
カウンタＢ、１３はセレクタを示す。

【００１２】アドレス調整部１はデコーダ１ａ、デコー
ダ１ｂ、アンドゲート１ｃ、加算器１ｄ、セレクタ１ｅ
からなり、アドレス調整部２はデコーダ２ａ、デコーダ
２ｂ、アンドゲート２ｃ、加算器２ｄ、セレクタ２ｅか
らなり、減算部３は減算回路３ａ、２の補正変換３ｂ、
セレクタ３ｃからなり、遅延挿脱信号出力部４はデコー
ダ４ａ、微分回路４ｂ、ＪＫフリップフロップ４ｃから
なり、フレームパルス切変信号出力部５はアンドゲート
５ａ、ＪＫフリップフロップ５ｂからなる。

【００１３】カウンタＡ１１は局側クロックで動作し、
カウンタＢ１２は端末側クロックで動作する９ビットカ
ウンタで最大値‘１７Ｆ’まで係数して、フレームアラ
イン時のＲＡＭの読出し側、書込み側のアドレスを生成
するものである。セレクタ１３はフレームパルス切換信
号出力部５からの出力信号により端末側のロードパルス
１をロードパルス２に切り換えてカウンタＢ１２に供給
する。

【００１４】本発明のアドレス調整部の実施例を図４に
、減算回路の実施例を図５に、遅延挿脱監視方法のタイ
ムチャートの実施例を図６に示す。図２、図３のブロッ
ク構成図と図４〜図６により実施例の動作説明を行う。

【００１５】基本的な動作としては、例えば１９３　ビ
ット１フレームのデータを２フレーム分ＲＡＭに蓄える
とき、１９３　ビット中１ビットはフレームビットでＲ
ＡＭには書込まないので２フレーム分で３８４　ビット
を制御する場合、アドレスは‘０’〜‘１７Ｆ’まで変
化する。このとき、書込み側（端末側）と読出し側（局
側）のアドレスの位相が１６ビット以内に接近した場合
、遅延挿脱として信号を出力し、書込み側（端末側）の
フレームパルスを切り換えて１フレームずらすことによ
り、フレームアライン用のＲＡＭを正常に動作させるこ
とができる。

【００１６】ただし、図４のアドレス調整部の実施例に
示すように、アドレスが‘０’付近のとき、例えば読出
し側（局側）アドレスが‘００３’、書込み側（端末側
）アドレスが‘１７Ｂ’という場合、単純に減算すれば
‘−１７８’　であるが、実は８ビットしか位相差がな
いというのに遅延挿脱として判断されない。そこで、片
方のアドレスが‘０’〜‘Ｆ’、もう片方のアドレスが
‘１７０’〜‘１７Ｆ’のとき、‘０’〜‘Ｆ’の方の
アドレスに‘１８０’を加算してから減算すると、‘１
８３’−‘１７Ｂ’で‘２’となり、遅延挿脱として判
断される。

【００１７】また、減算部３において、減算回路３ａは
図５の減算回路の実施例に示すように９ビットフルアダ
ーの加算器からなるが、この減算回路は、答えが負の数
のとき２の補数で出力される。例えば、Ａ＝‘１００１
０１０１１’＝‘１２Ｂ’、Ｂ＝‘００１０１００１１
’＝‘０５３’とした場合、答えは‘０１１０１１００
０’となり、キャリーが発生するので答えは正であるが
、Ａ＝‘０１１１０１００１’＝‘０Ｅ９’、Ｂ＝‘１
０００００００１’＝‘１０１’とした場合、答えは‘
１１１１０１０００’となるが、キャリーが発生しない
ので答えは負であるが、２の補数で表わされるため、２
の補数変換をすると‘００００１１０００’となり、負
の値なので‘−０１８’　となる。そこでキャリーが‘
０’のとき、２の補数変換をした方を選択して出力する
。

【００１８】次に、図６の実施例のタイムチャートにお
いて、減算部より減算された答えが‘０’〜‘Ｆ’以内
であった場合、遅延挿脱とするが、これを微分回路４ｂ
によりパルスを作成し、ＪＫフリップフロップ４ｃで次
のロードパルスが入力されるまで遅延挿脱信号として出
力する。 また、微分回路４ｂからのパルスで反転させるＪＫフリ
ップフロップ５ｂによりロードパルスを切り換え、フレ
ームアラインを正常に動作させる。

【００１９】

【発明の効果】以上、説明した様に、本発明によればフ
レームパルスではなく、アドレスで比較して遅延挿脱を
監視しているため、双方のアドレスが接近した場合、直
ちに遅延挿脱として判断できる。

【図面の簡単な説明】

【図１】　　本発明の原理構成図

【図２】　　実施例のブロック構成図（その１）

【図３
】　　実施例のブロック構成図（その２）

【図４】　　
アドレス調整部の実施例

【図５】　　減算回路の実施例

【図６】　　実施例のタイムチャート

【図７】　　従来例のブロック構成図

【図８】　　従来例のタイムチャート

【符号の説明】

１，２　　アドレス調整部 ３　　減算部 ４　　遅延挿脱信号出力部 ５　　フレームパルス切換信号出力部 １１，１２　　カウンタ １３，２２，１ｅ，２ｅ，３ｃ　　セレクタ２３，１ｃ
，２ｃ，５ａ　　アンドゲート２４，２５，４ｃ，５ｂ
　　ＪＫフリップフロップ１ａ，１ｂ，２ａ，２ｂ，４
ａ　　デコーダ１ｄ，２ｄ　　加算器 ３ａ　　減算回路 ３ｂ　　２の補正変換 ４ｂ　　微分回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　アドレスＡを調整するアドレス調整部
   （１）と、アドレスＢを調整するアドレス調整部（２）
   とを有し、アドレスＡとアドレスＢとのアドレス比較時
   の調整を行い、アドレス調整部（１）からの値からアド
   レス調整部（２）からの値を減算して減算結果を出力す
   る減算部（３）と、上記アドレス調整部（１）とアドレ
   ス調整部（２）と減算部（３）とにより減算された出力
   値がある範囲内である場合、遅延挿脱信号として出力す
   る遅延挿脱信号出力部（４）と、遅延挿脱となった場合
   、フレームパルスを切り換える信号を出力するフレーム
   パルス切換信号出力部（５）とを有し、上記アドレス調
   整部（１）とアドレス調整部（２）においてアドレスＡ
   とアドレスＢとを常時監視し、減算部（３）の出力値が
   ある範囲内に接近した場合、遅延挿脱信号出力部（４）
   より遅延挿脱信号を出力すると共に、フレームパルス切
   換信号出力部（５）よりフレームパルス切換信号を出力
   してフレームパルスを切り換えることを特徴とする遅延
   挿脱監視方法。
2. 【請求項２】　　上記アドレス調整部（１）とアドレス
   調整部（２）とでアドレスＡとアドレスＢを調整し、ア
   ドレスが‘０’付近の演算を行えるようにし、減算部（
   ３）で負の値が出た場合、２の補数変換をして減算結果
   を出力することを特徴とする請求項１記載の遅延挿脱監
   視方法。