JPH08179925A - 同期乗せ替え回路 - Google Patents
同期乗せ替え回路Info
- Publication number
- JPH08179925A JPH08179925A JP6321074A JP32107494A JPH08179925A JP H08179925 A JPH08179925 A JP H08179925A JP 6321074 A JP6321074 A JP 6321074A JP 32107494 A JP32107494 A JP 32107494A JP H08179925 A JPH08179925 A JP H08179925A
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- 230000001360 synchronised effect Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000003203 everyday effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ジッタの変動に追従して読出しパルスの出力
制御を自動的に行い、メモリの使用容量を最少に抑える
とともに、スリップエラーを起こすことなくメモリの伝
搬遅延時間を小さくする。 【構成】 メモリ容量制御部４は書込みアドレスカウン
タ部２からの書込みパルスｃと読出しアドレスカウンタ
部３からの読出しパルスｄとの位相差を算出し、その算
出結果に基づいて読出しパルスｄを出力するタイミング
を調整するための制御信号ｅを生成して読出しアドレス
カウンタ部３に出力する。読出しアドレスカウンタ部３
はメモリ容量制御部４からの制御信号ｅにしたがって読
出しパルスｄを出力する。
制御を自動的に行い、メモリの使用容量を最少に抑える
とともに、スリップエラーを起こすことなくメモリの伝
搬遅延時間を小さくする。 【構成】 メモリ容量制御部４は書込みアドレスカウン
タ部２からの書込みパルスｃと読出しアドレスカウンタ
部３からの読出しパルスｄとの位相差を算出し、その算
出結果に基づいて読出しパルスｄを出力するタイミング
を調整するための制御信号ｅを生成して読出しアドレス
カウンタ部３に出力する。読出しアドレスカウンタ部３
はメモリ容量制御部４からの制御信号ｅにしたがって読
出しパルスｄを出力する。
Description
【０００１】
【産業上の利用分野】本発明は同期乗せ替え回路に関
し、特に受信データが伝送路のジッタ等を含んでいる場
合の同期乗せ替え回路に関する。
し、特に受信データが伝送路のジッタ等を含んでいる場
合の同期乗せ替え回路に関する。
【０００２】
【従来の技術】従来、この種の同期乗せ替え回路におい
ては、図５に示すように、データに入出力を行うメモリ
部１０と、メモリ部１０の書込みパルスを生成する書込
みアドレスカウンタ部１１と、メモリ部１０の読出しパ
ルスを生成する読出しアドレスカウンタ部１２と、書込
みパルス及び読出しパルスの位相比較を行う位相比較部
１３とから構成されている。
ては、図５に示すように、データに入出力を行うメモリ
部１０と、メモリ部１０の書込みパルスを生成する書込
みアドレスカウンタ部１１と、メモリ部１０の読出しパ
ルスを生成する読出しアドレスカウンタ部１２と、書込
みパルス及び読出しパルスの位相比較を行う位相比較部
１３とから構成されている。
【０００３】この同期乗せ替え回路ではメモリ部１０に
入力データ端子から入力されたデータａを書込む場合、
書込みアドレスカウンタ部１１は書込みクロック端子か
ら入力される書込みクロックを基に書込みアドレス及び
書込みパルスを生成する。これら書込みアドレス及び書
込みパルスによってデータａがメモリ部１０に書込まれ
る。
入力データ端子から入力されたデータａを書込む場合、
書込みアドレスカウンタ部１１は書込みクロック端子か
ら入力される書込みクロックを基に書込みアドレス及び
書込みパルスを生成する。これら書込みアドレス及び書
込みパルスによってデータａがメモリ部１０に書込まれ
る。
【０００４】また、メモリ部１０からデータｂを読出し
て出力データ端子から出力する場合、読出しアドレスカ
ウンタ部１２は読出しクロック端子から入力される読出
しクロックを基に読出しアドレス及び読出しパルスを生
成する。これら読出しアドレス及び読出しパルスによっ
てメモリ部１０からデータｂが読出されて出力データ端
子から出力される。
て出力データ端子から出力する場合、読出しアドレスカ
ウンタ部１２は読出しクロック端子から入力される読出
しクロックを基に読出しアドレス及び読出しパルスを生
成する。これら読出しアドレス及び読出しパルスによっ
てメモリ部１０からデータｂが読出されて出力データ端
子から出力される。
【０００５】位相比較部１３は書込みアドレスカウンタ
部１１からの書込みパルス及び読出しアドレスカウンタ
部１２からの読出しパルスの位相比較を行い、その比較
結果を読出しアドレスカウンタ部１２に出力する。つま
り、読出しアドレスカウンタ部１２は位相比較部１３の
比較結果に応じて読出しパルスを出力する。この同期乗
せ替え回路については、特開昭４−３６９０２９号公報
の従来の技術に詳述されている。
部１１からの書込みパルス及び読出しアドレスカウンタ
部１２からの読出しパルスの位相比較を行い、その比較
結果を読出しアドレスカウンタ部１２に出力する。つま
り、読出しアドレスカウンタ部１２は位相比較部１３の
比較結果に応じて読出しパルスを出力する。この同期乗
せ替え回路については、特開昭４−３６９０２９号公報
の従来の技術に詳述されている。
【０００６】
【発明が解決しようとする課題】上述した従来の同期乗
せ替え回路では、書込みパルス及び読出しパルスの位相
比較を行う位相比較部の比較結果に応じて読出しパルス
の出力タイミングを可変しているので、メモリ部にデー
タを書込むための書込みパルスがジッタによって大きく
変動して読出しパルスと重複してしまうと、位相比較部
でスリップエラーが検出される。
せ替え回路では、書込みパルス及び読出しパルスの位相
比較を行う位相比較部の比較結果に応じて読出しパルス
の出力タイミングを可変しているので、メモリ部にデー
タを書込むための書込みパルスがジッタによって大きく
変動して読出しパルスと重複してしまうと、位相比較部
でスリップエラーが検出される。
【０００７】このスリップエラーを防ぐためにはジッタ
量が大きく変動することを考慮し、書込みパルスと読出
しパルスとの位相差を大きく設定しておかなければなら
ない。しかしながら、実際のジッタ量が予め設定された
値よりも小さかった場合にはメモリを無駄に動作させる
ことになり、伝搬遅延時間が大きくなってしまう。
量が大きく変動することを考慮し、書込みパルスと読出
しパルスとの位相差を大きく設定しておかなければなら
ない。しかしながら、実際のジッタ量が予め設定された
値よりも小さかった場合にはメモリを無駄に動作させる
ことになり、伝搬遅延時間が大きくなってしまう。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、ジッタの変動に追従して読出しパルスの出力制御
を自動的に行うことができ、メモリの使用容量を最少に
抑えることができるとともに、スリップエラーを起こす
ことなくメモリの伝搬遅延時間を小さくすることができ
る同期乗せ替え回路を提供することにある。
消し、ジッタの変動に追従して読出しパルスの出力制御
を自動的に行うことができ、メモリの使用容量を最少に
抑えることができるとともに、スリップエラーを起こす
ことなくメモリの伝搬遅延時間を小さくすることができ
る同期乗せ替え回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明による同期乗せ替
え回路は、入力データを書込みパルスによってメモリに
書込み、読出しパルスによって前記メモリからデータを
読出すことで入力データの同期乗せ替えを行う同期乗せ
替え回路であって、前記書込みパルス及び前記読出しパ
ルスの位相差を算出する算出手段と、予め設定された所
定時間内における前記算出手段の算出結果の中から最小
値を求める最小値検出手段と、前記最小値検出手段で求
めた最小値を基に前記読出しパルスの出力タイミングを
制御する制御手段とを備えている。
え回路は、入力データを書込みパルスによってメモリに
書込み、読出しパルスによって前記メモリからデータを
読出すことで入力データの同期乗せ替えを行う同期乗せ
替え回路であって、前記書込みパルス及び前記読出しパ
ルスの位相差を算出する算出手段と、予め設定された所
定時間内における前記算出手段の算出結果の中から最小
値を求める最小値検出手段と、前記最小値検出手段で求
めた最小値を基に前記読出しパルスの出力タイミングを
制御する制御手段とを備えている。
【００１０】
【作用】入力データの同期乗せ替えを行う同期乗せ替え
回路において、書込みアドレスカウンタ部からの書込み
パルス及び読出しアドレスカウンタ部からの読出しパル
スの位相差を減算部で算出する。
回路において、書込みアドレスカウンタ部からの書込み
パルス及び読出しアドレスカウンタ部からの読出しパル
スの位相差を減算部で算出する。
【００１１】最小値処理部は減算部で算出された算出値
のうち予め設定された一定時間内における最小値を求
め、生成部でこの最小値を基に読出しパルスの出力タイ
ミングを制御するための制御信号を生成する。
のうち予め設定された一定時間内における最小値を求
め、生成部でこの最小値を基に読出しパルスの出力タイ
ミングを制御するための制御信号を生成する。
【００１２】これによって、ジッタの変動に追従して読
出しパルスの出力制御を自動的に行え、メモリの使用容
量を最少に抑えることが可能となる。また、スリップエ
ラーを起こすことなくメモリの伝搬遅延時間を小さくす
ることが可能となる。
出しパルスの出力制御を自動的に行え、メモリの使用容
量を最少に抑えることが可能となる。また、スリップエ
ラーを起こすことなくメモリの伝搬遅延時間を小さくす
ることが可能となる。
【００１３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による同
期乗せ替え回路はデータの入出力を行うメモリ部１と、
入力データａの書込みパルスｃを生成する書込みアドレ
スカウンタ部２と、出力データｂの読出しパルスｄを生
成する読出しアドレスカウンタ部３と、書込みパルスｃ
及び読出しパルスｄに基づいて読出しパルスｄの出力タ
イミングを制御するための制御信号ｅを生成するメモリ
容量制御部４とから構成されている。
ック図である。図において、本発明の一実施例による同
期乗せ替え回路はデータの入出力を行うメモリ部１と、
入力データａの書込みパルスｃを生成する書込みアドレ
スカウンタ部２と、出力データｂの読出しパルスｄを生
成する読出しアドレスカウンタ部３と、書込みパルスｃ
及び読出しパルスｄに基づいて読出しパルスｄの出力タ
イミングを制御するための制御信号ｅを生成するメモリ
容量制御部４とから構成されている。
【００１５】同期乗せ替え回路ではメモリ部１に入力デ
ータ端子から入力された入力データａを書込む場合、書
込みアドレスカウンタ部２は書込みクロック端子から入
力される書込みクロックを基に書込みアドレス及び書込
みパルスｃを生成する。これら書込みアドレス及び書込
みパルスｃによって入力データａがメモリ部１に書込ま
れる。
ータ端子から入力された入力データａを書込む場合、書
込みアドレスカウンタ部２は書込みクロック端子から入
力される書込みクロックを基に書込みアドレス及び書込
みパルスｃを生成する。これら書込みアドレス及び書込
みパルスｃによって入力データａがメモリ部１に書込ま
れる。
【００１６】また、メモリ部１から出力データｂを読出
して出力データ端子から出力する場合、読出しアドレス
カウンタ部３は読出しクロック端子から入力される読出
しクロックを基に読出しアドレス及び読出しパルスｄを
生成する。これら読出しアドレス及び読出しパルスｄに
よってメモリ部１から出力データｂが読出されて出力デ
ータ端子から出力される。
して出力データ端子から出力する場合、読出しアドレス
カウンタ部３は読出しクロック端子から入力される読出
しクロックを基に読出しアドレス及び読出しパルスｄを
生成する。これら読出しアドレス及び読出しパルスｄに
よってメモリ部１から出力データｂが読出されて出力デ
ータ端子から出力される。
【００１７】メモリ容量制御部４は書込みアドレスカウ
ンタ部２からの書込みパルスｃと読出しアドレスカウン
タ部３からの読出しパルスｄとの位相差を算出し、その
算出結果に基づいて読出しパルスｄを出力するタイミン
グを調整するための制御信号ｅを生成して読出しアドレ
スカウンタ部３に出力する。つまり、読出しアドレスカ
ウンタ部３はメモリ容量制御部４から制御信号ｅにした
がって読出しパルスｄを出力する。
ンタ部２からの書込みパルスｃと読出しアドレスカウン
タ部３からの読出しパルスｄとの位相差を算出し、その
算出結果に基づいて読出しパルスｄを出力するタイミン
グを調整するための制御信号ｅを生成して読出しアドレ
スカウンタ部３に出力する。つまり、読出しアドレスカ
ウンタ部３はメモリ容量制御部４から制御信号ｅにした
がって読出しパルスｄを出力する。
【００１８】図２は図１のメモリ容量制御部４の構成を
示すブロック図である。図において、メモリ容量制御部
４は書込みアドレスカウンタ部２からの書込みパルスｃ
と読出しアドレスカウンタ部３からの読出しパルスｄと
の差分を計算してそれらの位相差を求める減算部５と、
ある一定期間内に減算部５で求めた位相差のうち最小の
位相差を求める最小値処理部６と、最小値処理部６で求
めた最小の位相差から制御信号ｅを生成する生成部７と
から構成されている。
示すブロック図である。図において、メモリ容量制御部
４は書込みアドレスカウンタ部２からの書込みパルスｃ
と読出しアドレスカウンタ部３からの読出しパルスｄと
の差分を計算してそれらの位相差を求める減算部５と、
ある一定期間内に減算部５で求めた位相差のうち最小の
位相差を求める最小値処理部６と、最小値処理部６で求
めた最小の位相差から制御信号ｅを生成する生成部７と
から構成されている。
【００１９】減算部５は書込みアドレスカウンタ部２か
らの書込みパルスｃと読出しアドレスカウンタ部３から
の読出しパルスｄとの差分を計算し、それらの位相差Ｙ
を求めて最小値処理部に送出する。
らの書込みパルスｃと読出しアドレスカウンタ部３から
の読出しパルスｄとの差分を計算し、それらの位相差Ｙ
を求めて最小値処理部に送出する。
【００２０】最小値処理部６はある一定期間内に減算部
５で求めた位相差Ｙを順次比較する。すなわち、最小値
処理部６は前回減算部５で求めた位相差Ｙ1 と今回減算
部５で求めた位相差Ｙ2 とを比較し、例えば位相差Ｙ2
が位相差Ｙ1 よりも小さければ、位相差Ｙ2 を保持して
おく。これを繰り返すことによって、最後まで保持され
ていた位相差Ｙを最小の位相差Ｙmin とする。
５で求めた位相差Ｙを順次比較する。すなわち、最小値
処理部６は前回減算部５で求めた位相差Ｙ1 と今回減算
部５で求めた位相差Ｙ2 とを比較し、例えば位相差Ｙ2
が位相差Ｙ1 よりも小さければ、位相差Ｙ2 を保持して
おく。これを繰り返すことによって、最後まで保持され
ていた位相差Ｙを最小の位相差Ｙmin とする。
【００２１】生成部７は最小値処理部６で求めた最小の
位相差Ｙmin の値に対応して制御信号ｅを生成する。例
えば、最小の位相差Ｙmin の値が「＋２」であれば、読
出しアドレスカウンタ部３のロードを２ビット後にずら
す、つまり読出しアドレスカウンタ部３からあるタイミ
ングで出力される読出しパルスｄを２ビット分遅らせて
出力するための制御信号ｅを生成する。
位相差Ｙmin の値に対応して制御信号ｅを生成する。例
えば、最小の位相差Ｙmin の値が「＋２」であれば、読
出しアドレスカウンタ部３のロードを２ビット後にずら
す、つまり読出しアドレスカウンタ部３からあるタイミ
ングで出力される読出しパルスｄを２ビット分遅らせて
出力するための制御信号ｅを生成する。
【００２２】また、最小の位相差Ｙmin の値が「−２」
であれば、読出しアドレスカウンタ部３のロードを２ビ
ット前にずらす、つまり読出しアドレスカウンタ部３か
らあるタイミングで出力される読出しパルスｄを２ビッ
ト分早く出力するための制御信号ｅを生成する。
であれば、読出しアドレスカウンタ部３のロードを２ビ
ット前にずらす、つまり読出しアドレスカウンタ部３か
らあるタイミングで出力される読出しパルスｄを２ビッ
ト分早く出力するための制御信号ｅを生成する。
【００２３】よって、伝送路におけるジッタの変動が起
きても、その変動に追従して書込みパルスｃと読出しパ
ルスｄとの位相差を自動的に補正することができるの
で、少ないメモリ容量でジッタの変動に対応することが
できる。したがって、ジッタ量が予測できない伝送路や
ジッタ量が変動する伝送路等において自動的に対応する
ことができ、同期乗せ替え回路の汎用性を広げることが
できる。
きても、その変動に追従して書込みパルスｃと読出しパ
ルスｄとの位相差を自動的に補正することができるの
で、少ないメモリ容量でジッタの変動に対応することが
できる。したがって、ジッタ量が予測できない伝送路や
ジッタ量が変動する伝送路等において自動的に対応する
ことができ、同期乗せ替え回路の汎用性を広げることが
できる。
【００２４】図３は図２の減算部５で求められる位相差
Ｙの変動を示す図である。図において、実線は最小の位
相差Ｙmin で補正されない時の位相差Ｙの変動を示し、
破線は時刻ｔ１において最小の位相差Ｙmin で補正され
た時の時刻ｔ１以後の位相差Ｙの変動を示している。こ
の場合、時刻ｔ１の周期は予想される位相変動量と位相
修正が可能な間隔（修正後にエラーが生じる可能性があ
る）とによって、例えば１日や１カ月、あるいは１年等
毎に改定されるようになっている。
Ｙの変動を示す図である。図において、実線は最小の位
相差Ｙmin で補正されない時の位相差Ｙの変動を示し、
破線は時刻ｔ１において最小の位相差Ｙmin で補正され
た時の時刻ｔ１以後の位相差Ｙの変動を示している。こ
の場合、時刻ｔ１の周期は予想される位相変動量と位相
修正が可能な間隔（修正後にエラーが生じる可能性があ
る）とによって、例えば１日や１カ月、あるいは１年等
毎に改定されるようになっている。
【００２５】図４は本発明の一実施例の動作を示すタイ
ミングチャートである。図４（ａ）は読出しパルスｄを
２ビット分遅らせて出力する場合を示すタイミングチャ
ートであり、図４（ｂ）は読出しパルスｄを２ビット分
早く出力する場合を示すタイミングチャートである。
ミングチャートである。図４（ａ）は読出しパルスｄを
２ビット分遅らせて出力する場合を示すタイミングチャ
ートであり、図４（ｂ）は読出しパルスｄを２ビット分
早く出力する場合を示すタイミングチャートである。
【００２６】読出しパルスｄを２ビット分遅らせて出力
する場合、制御信号ｅは本来読出しアドレスカウンタ部
３から読出しパルスｄが出力されるタイミング［図４
（ａ）の］よりも前に出力されるので、読出しアドレ
スカウンタ部３では制御信号ｅが出力されている間、読
出しパルスｄの出力が禁止され、読出しアドレスカウン
タ部３から読出しパルスｄが出力されるタイミングより
も２ビット分遅れて補正後の読出しパルスが出力される
［図４（ａ）の］。
する場合、制御信号ｅは本来読出しアドレスカウンタ部
３から読出しパルスｄが出力されるタイミング［図４
（ａ）の］よりも前に出力されるので、読出しアドレ
スカウンタ部３では制御信号ｅが出力されている間、読
出しパルスｄの出力が禁止され、読出しアドレスカウン
タ部３から読出しパルスｄが出力されるタイミングより
も２ビット分遅れて補正後の読出しパルスが出力される
［図４（ａ）の］。
【００２７】また、読出しパルスｄを２ビット分早く出
力する場合、制御信号ｅは本来読出しアドレスカウンタ
部３から読出しパルスｄが出力されるタイミング［図４
（ａ）の］よりも前に出力されるので、読出しアドレ
スカウンタ部３では制御信号ｅが出力されている間、読
出しパルスｄの出力が禁止され、読出しアドレスカウン
タ部３から次の読出しパルスｄが出力されるタイミング
［図４（ａ）の］よりも２ビット分早く補正後の読出
しパルスが出力される［図４（ａ）の］。
力する場合、制御信号ｅは本来読出しアドレスカウンタ
部３から読出しパルスｄが出力されるタイミング［図４
（ａ）の］よりも前に出力されるので、読出しアドレ
スカウンタ部３では制御信号ｅが出力されている間、読
出しパルスｄの出力が禁止され、読出しアドレスカウン
タ部３から次の読出しパルスｄが出力されるタイミング
［図４（ａ）の］よりも２ビット分早く補正後の読出
しパルスが出力される［図４（ａ）の］。
【００２８】これらの動作によって、読出しパルスｄの
位置は書込みパルスｃから最小の遅延時間で、スリップ
エラーが発生しない位相差が確保されることとなる。
位置は書込みパルスｃから最小の遅延時間で、スリップ
エラーが発生しない位相差が確保されることとなる。
【００２９】このように、入力データａの同期乗せ替え
を行う同期乗せ替え回路において、書込みパルスｃ及び
読出しパルスｄの位相差を減算部５で算出し、その算出
値のうち予め設定された一定時間内における最小値を最
小値処理部６で求め、この最小値を基に生成部７で読出
しパルスｄの出力タイミングを制御するための制御信号
ｅを生成することによって、ジッタの変動に追従して読
出しパルスの出力制御を自動的に行うことができ、メモ
リの使用容量を最少に抑えることができるとともに、ス
リップエラーを起こすことなくメモリの伝搬遅延時間を
小さくすることができる。
を行う同期乗せ替え回路において、書込みパルスｃ及び
読出しパルスｄの位相差を減算部５で算出し、その算出
値のうち予め設定された一定時間内における最小値を最
小値処理部６で求め、この最小値を基に生成部７で読出
しパルスｄの出力タイミングを制御するための制御信号
ｅを生成することによって、ジッタの変動に追従して読
出しパルスの出力制御を自動的に行うことができ、メモ
リの使用容量を最少に抑えることができるとともに、ス
リップエラーを起こすことなくメモリの伝搬遅延時間を
小さくすることができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、入
力データの同期乗せ替えを行う同期乗せ替え回路におい
て、書込みパルス及び読出しパルスの位相差を算出し、
これら算出結果のうち予め設定された所定時間内におけ
る最小値を求め、その最小値を基に読出しパルスの出力
タイミングを制御することによって、ジッタの変動に追
従して読出しパルスの出力制御を自動的に行うことがで
き、メモリの使用容量を最少に抑えることができるとと
もに、スリップエラーを起こすことなくメモリの伝搬遅
延時間を小さくすることができるという効果がある。
力データの同期乗せ替えを行う同期乗せ替え回路におい
て、書込みパルス及び読出しパルスの位相差を算出し、
これら算出結果のうち予め設定された所定時間内におけ
る最小値を求め、その最小値を基に読出しパルスの出力
タイミングを制御することによって、ジッタの変動に追
従して読出しパルスの出力制御を自動的に行うことがで
き、メモリの使用容量を最少に抑えることができるとと
もに、スリップエラーを起こすことなくメモリの伝搬遅
延時間を小さくすることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のメモリ容量制御部の構成を示すブロック
図である。
図である。
【図３】図２の減算部で求められる位相差Ｙの変動を示
す図である。
す図である。
【図４】（ａ）は読出しパルスを２ビット分遅らせて出
力する場合を示すタイミングチャート、（ｂ）は読出し
パルスを２ビット分早く出力する場合を示すタイミング
チャートである。
力する場合を示すタイミングチャート、（ｂ）は読出し
パルスを２ビット分早く出力する場合を示すタイミング
チャートである。
【図５】従来例の構成を示すブロック図である。
１ メモリ部 ２ 書込みアドレスカウンタ部 ３ 読出しアドレスカウンタ部 ４ メモリ容量制御部 ５ 減算部 ６ 最小値処理部 ７ 生成部 ｃ 書込みパルス ｄ 読出しパルス
Claims (3)
- 【請求項１】 入力データを書込みパルスによってメモ
リに書込み、読出しパルスによって前記メモリからデー
タを読出すことで入力データの同期乗せ替えを行う同期
乗せ替え回路であって、前記書込みパルス及び前記読出
しパルスの位相差を算出する算出手段と、予め設定され
た所定時間内における前記算出手段の算出結果の中から
最小値を求める最小値検出手段と、前記最小値検出手段
で求めた最小値を基に前記読出しパルスの出力タイミン
グを制御する制御手段とを有することを特徴とする同期
乗せ替え回路。 - 【請求項２】 前記制御手段は、前記最小値検出手段で
求めた最小値だけ前記読出しパルスの出力を禁止するよ
う構成されたことを特徴とする請求項１記載の同期乗せ
替え回路。 - 【請求項３】 前記算出手段は、前記書込みパルスと前
記読出しパルスとの減算を行って前記書込みパルス及び
前記読出しパルスの位相差を算出するよう構成されたこ
とを特徴とする請求項１または請求項２記載の同期乗せ
替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321074A JPH08179925A (ja) | 1994-12-26 | 1994-12-26 | 同期乗せ替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321074A JPH08179925A (ja) | 1994-12-26 | 1994-12-26 | 同期乗せ替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179925A true JPH08179925A (ja) | 1996-07-12 |
Family
ID=18128522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321074A Withdrawn JPH08179925A (ja) | 1994-12-26 | 1994-12-26 | 同期乗せ替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524893A (ja) * | 2003-03-28 | 2007-08-30 | トムソン ライセンシング | 非同期ジッタ削減手法 |
-
1994
- 1994-12-26 JP JP6321074A patent/JPH08179925A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524893A (ja) * | 2003-03-28 | 2007-08-30 | トムソン ライセンシング | 非同期ジッタ削減手法 |
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