JPH04342343A - データ転送システムおよびシリアルデータコントローラ - Google Patents
データ転送システムおよびシリアルデータコントローラInfo
- Publication number
- JPH04342343A JPH04342343A JP3115014A JP11501491A JPH04342343A JP H04342343 A JPH04342343 A JP H04342343A JP 3115014 A JP3115014 A JP 3115014A JP 11501491 A JP11501491 A JP 11501491A JP H04342343 A JPH04342343 A JP H04342343A
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- Japan
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000556 factor analysis Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、回線から受信したデー
タを割込を用いてホストプロセッサに転送するシリアル
データコントローラ、およびこのシリアルデータコント
ローラを有するデータ転送システムに関する。
タを割込を用いてホストプロセッサに転送するシリアル
データコントローラ、およびこのシリアルデータコント
ローラを有するデータ転送システムに関する。
【０００２】
【従来の技術】シリアルデータコントローラを回線とホ
ストプロセッサとの間に設け、回線から送られたシリア
ルデータを受信してパラレルデータに変換した後、これ
を割込によりホストプロセッサに転送するデータ転送シ
ステムが広く用いられている。
ストプロセッサとの間に設け、回線から送られたシリア
ルデータを受信してパラレルデータに変換した後、これ
を割込によりホストプロセッサに転送するデータ転送シ
ステムが広く用いられている。
【０００３】図３は従来のデータ転送システムにおける
正常時の受信データ転送タイミングを図式化したもので
あり、上段はキャラクタ（ａ，ｂ，ｃ）単位に送られる
回線上のデータ伝送速度、中段はシリアルデータコント
ローラでの受信処理タイミング、下段はホストプロセッ
サにおける割込処理タイミングを示す。図中、割込処理
Ａは割込要因解析処理を表し、割込処理Ｂは受信キャラ
クタ引取処理を表す。回線上のデータ伝送速度とシリア
ルデータコントローラでの受信処理タイミングとは同期
しており、一方、割込処理Ａ，Ｂに要する時間は、ホス
トプロセッサの処理能力に応じて一定の時間が割り当て
られている。
正常時の受信データ転送タイミングを図式化したもので
あり、上段はキャラクタ（ａ，ｂ，ｃ）単位に送られる
回線上のデータ伝送速度、中段はシリアルデータコント
ローラでの受信処理タイミング、下段はホストプロセッ
サにおける割込処理タイミングを示す。図中、割込処理
Ａは割込要因解析処理を表し、割込処理Ｂは受信キャラ
クタ引取処理を表す。回線上のデータ伝送速度とシリア
ルデータコントローラでの受信処理タイミングとは同期
しており、一方、割込処理Ａ，Ｂに要する時間は、ホス
トプロセッサの処理能力に応じて一定の時間が割り当て
られている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
データ転送システムでは、回線上のデータ伝送速度が上
がると、シリアルデータコントローラが正常に動作して
もホストプロセッサの受信データの引取りが間に合わず
、いわゆる受信データオーバーランが発生して正常にデ
ータ転送ができなくなる問題があった。図４は一例とし
てキャラクタｂの受信処理タイミングのときにオーバー
ランが生じた場合を図式化したものである。この図を参
照すると、ホストプロセッサの割込処理時間が回線上の
データ伝送速度に対して相対的に長くなり、キャラクタ
ｂの引取処理Ｂの時間がキャラクタｃの受信処理タイミ
ングに入り込むためにオーバーランが生じている。
データ転送システムでは、回線上のデータ伝送速度が上
がると、シリアルデータコントローラが正常に動作して
もホストプロセッサの受信データの引取りが間に合わず
、いわゆる受信データオーバーランが発生して正常にデ
ータ転送ができなくなる問題があった。図４は一例とし
てキャラクタｂの受信処理タイミングのときにオーバー
ランが生じた場合を図式化したものである。この図を参
照すると、ホストプロセッサの割込処理時間が回線上の
データ伝送速度に対して相対的に長くなり、キャラクタ
ｂの引取処理Ｂの時間がキャラクタｃの受信処理タイミ
ングに入り込むためにオーバーランが生じている。
【０００５】したがって、高速処理が可能なホストプロ
セッサを用い、割込処理時間を短縮すれば受信データオ
ーバーランを防止することができる。しかし、このよう
な高性能のホストプロセッサは非常に高価であり、シス
テムのコスト上昇につながる欠点があった。
セッサを用い、割込処理時間を短縮すれば受信データオ
ーバーランを防止することができる。しかし、このよう
な高性能のホストプロセッサは非常に高価であり、シス
テムのコスト上昇につながる欠点があった。
【０００６】本発明は、かかる問題点に鑑みて創案され
たものであり、その目的とするところは、ホストプロセ
ッサの性能を高めることなく、受信データの転送を高速
度で確実に行うことができるデータ転送システムを提供
することにある。
たものであり、その目的とするところは、ホストプロセ
ッサの性能を高めることなく、受信データの転送を高速
度で確実に行うことができるデータ転送システムを提供
することにある。
【０００７】本発明の他の目的は、ホストプロセッサへ
の割込制御を効率良く行い、受信データの転送を高速度
で確実に行うことができるシリアルデータコントローラ
を提供することにある。
の割込制御を効率良く行い、受信データの転送を高速度
で確実に行うことができるシリアルデータコントローラ
を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば，ホスト
プロセッサと、データを割込制御によりホストプロセッ
サに転送するシリアルデータコントローラとを有するデ
ータ転送システムにおいて、前記シリアルデータコント
ローラは、回線から受信したシリアルデータをキャラク
タ単位のパラレルデータに変換するレシーバと、レシー
バから出力されるパラレルデータを割込があるまで一時
待避させる受信ＦＩＦＯと、ホストプロセッサのインタ
ーフェースを制御するシステムインターフェースと、ホ
ストプロセッサへ転送するキャラクタ数および割込の発
生タイミングを設定する内部コントローラとを備え、設
定したキャラクタ数のパラレルデータを受信ＦＩＦＯが
待避させたときは、内部コントローラからシステムイン
ターフェースに割込通知信号を発出してホストプロセッ
サへの割込制御を開始し、設定数分のパラレルデータを
受信ＦＩＦＯからホストプロセッサに転送するようにし
たことを特徴とするデータ転送システムが得られる。
プロセッサと、データを割込制御によりホストプロセッ
サに転送するシリアルデータコントローラとを有するデ
ータ転送システムにおいて、前記シリアルデータコント
ローラは、回線から受信したシリアルデータをキャラク
タ単位のパラレルデータに変換するレシーバと、レシー
バから出力されるパラレルデータを割込があるまで一時
待避させる受信ＦＩＦＯと、ホストプロセッサのインタ
ーフェースを制御するシステムインターフェースと、ホ
ストプロセッサへ転送するキャラクタ数および割込の発
生タイミングを設定する内部コントローラとを備え、設
定したキャラクタ数のパラレルデータを受信ＦＩＦＯが
待避させたときは、内部コントローラからシステムイン
ターフェースに割込通知信号を発出してホストプロセッ
サへの割込制御を開始し、設定数分のパラレルデータを
受信ＦＩＦＯからホストプロセッサに転送するようにし
たことを特徴とするデータ転送システムが得られる。
【０００９】又，本発明によれば，回線とホストプロセ
ッサとの間に設けられ、割込制御を行うことで、回線か
ら受信したシリアルデータをホストプロセッサに転送す
るシリアルデータコントローラにおいて、前記シリアル
データをキャラクタ単位のパラレルデータに変換するレ
シーバと、レシーバから出力されるパラレルデータを割
込があるまで一時待避させる受信ＦＩＦＯと、ホストプ
ロセッサのインターフェースを制御するシステムインタ
ーフェースと、ホストプロセッサへ転送するキャラクタ
数および割込の発生タイミングを設定する内部コントロ
ーラとを備え、設定したキャラクタ数のパラレルデータ
を受信ＦＩＦＯに待避させたときは、内部コントローラ
からシステムインターフェースに割込通知信号を発出し
てホストプロセッサへの割込制御を開始し、設定数分の
パラレルデータを受信ＦＩＦＯからホストプロセッサに
転送するようにしたことを特徴とするシリアルデータコ
ントローラ得られる。
ッサとの間に設けられ、割込制御を行うことで、回線か
ら受信したシリアルデータをホストプロセッサに転送す
るシリアルデータコントローラにおいて、前記シリアル
データをキャラクタ単位のパラレルデータに変換するレ
シーバと、レシーバから出力されるパラレルデータを割
込があるまで一時待避させる受信ＦＩＦＯと、ホストプ
ロセッサのインターフェースを制御するシステムインタ
ーフェースと、ホストプロセッサへ転送するキャラクタ
数および割込の発生タイミングを設定する内部コントロ
ーラとを備え、設定したキャラクタ数のパラレルデータ
を受信ＦＩＦＯに待避させたときは、内部コントローラ
からシステムインターフェースに割込通知信号を発出し
てホストプロセッサへの割込制御を開始し、設定数分の
パラレルデータを受信ＦＩＦＯからホストプロセッサに
転送するようにしたことを特徴とするシリアルデータコ
ントローラ得られる。
【００１０】更に，本発明によれば，前記内部コントロ
ーラは、前記ホストプロセッサへ転送するキャラクタ数
を記憶するタイミングレジスタと、このタイミングレジ
スタと前記レシーバと前記受信ＦＩＦＯと前記システム
インターフェースとの動作を監視制御する内部プロセッ
サとを有することを特徴とする前記シリアルデータコン
トローラが得られる。
ーラは、前記ホストプロセッサへ転送するキャラクタ数
を記憶するタイミングレジスタと、このタイミングレジ
スタと前記レシーバと前記受信ＦＩＦＯと前記システム
インターフェースとの動作を監視制御する内部プロセッ
サとを有することを特徴とする前記シリアルデータコン
トローラが得られる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１２】図１は本実施例によるデータ転送システム
の構成図である。
の構成図である。
【００１３】図中、１はシリアルデータコントローラ、
２はホストプロセッサ、３はメインメモリである。シリ
アルデータコントローラ１は割込を用いてホストプロセ
ッサ２に受信データを転送し、ホストプロセッサ２はメ
インメモリ３を管理している。これら各装置１、２、３
は、システムバスを介して接続されている。
２はホストプロセッサ、３はメインメモリである。シリ
アルデータコントローラ１は割込を用いてホストプロセ
ッサ２に受信データを転送し、ホストプロセッサ２はメ
インメモリ３を管理している。これら各装置１、２、３
は、システムバスを介して接続されている。
【００１４】また、シリアルデータコントローラ１は、
図示を省略した回線から受信したシリアルデータをキャ
ラクタ単位のパラレルデータに変換するレシーバ４と、
レシーバ４から出力されるパラレルデータを割込処理が
あるまで一時待避させる受信ＦＩＦＯ５と、ホストプロ
セッサ２のインターフェースを制御するシステムインタ
ーフェース６と、ホストプロセッサ２へ転送するキャラ
クタ数および割込の発生タイミングを設定する内部コン
トローラ７とを備えている。各部品は各々内部バスで接
続されている。
図示を省略した回線から受信したシリアルデータをキャ
ラクタ単位のパラレルデータに変換するレシーバ４と、
レシーバ４から出力されるパラレルデータを割込処理が
あるまで一時待避させる受信ＦＩＦＯ５と、ホストプロ
セッサ２のインターフェースを制御するシステムインタ
ーフェース６と、ホストプロセッサ２へ転送するキャラ
クタ数および割込の発生タイミングを設定する内部コン
トローラ７とを備えている。各部品は各々内部バスで接
続されている。
【００１５】内部コントローラ７は、ホストプロセッサ
２へ転送するキャラクタ数を記憶するタイミングレジス
タ８と、このタイミングレジスタ８とレシーバ４と受信
ＦＩＦＯ５とシステムインターフェース６との動作を監
視制御する内部プロセッサ９とから構成されている。
２へ転送するキャラクタ数を記憶するタイミングレジス
タ８と、このタイミングレジスタ８とレシーバ４と受信
ＦＩＦＯ５とシステムインターフェース６との動作を監
視制御する内部プロセッサ９とから構成されている。
【００１６】次に、本実施例のデータ転送システムの動
作を説明する。
作を説明する。
【００１７】図２は本実施例による受信データ転送タイ
ミングを図式化したものものである。この図を参照する
と、回線からキャラクタａ，キャラクタｂ，キャラクタ
ｃ，キャラクタｄのシリアルデータがシリアルデータコ
ントローラ１に送られてくる。シリアルデータコントロ
ーラ１では、順次受信処理を行う。
ミングを図式化したものものである。この図を参照する
と、回線からキャラクタａ，キャラクタｂ，キャラクタ
ｃ，キャラクタｄのシリアルデータがシリアルデータコ
ントローラ１に送られてくる。シリアルデータコントロ
ーラ１では、順次受信処理を行う。
【００１８】具体的には、レシーバ４でシリアルデータ
をキャラクタ単位でパラレルデータに変換するとともに
変換されたパラレルデータを受信ＦＩＦＯ５に一時待避
させる。タイミングレジスタ８には例えば二キャラクタ
が設定されており、受信ＦＩＦＯ５に二キャラクタ分の
データが蓄えられたときは、内部プロセッサ９がこれを
認識して受信データの到着通知を内容とする割込通知信
号を発出する。この割込通知信号はシステムインターフ
ェース６を介してホストプロセッサ２に送出される。ホ
ストプロセッサ２はこれにより割込要因解析処理を行い
、受信ＦＩＦＯ内の二キャラクタ分のパラレルデータを
連続して取り込む。
をキャラクタ単位でパラレルデータに変換するとともに
変換されたパラレルデータを受信ＦＩＦＯ５に一時待避
させる。タイミングレジスタ８には例えば二キャラクタ
が設定されており、受信ＦＩＦＯ５に二キャラクタ分の
データが蓄えられたときは、内部プロセッサ９がこれを
認識して受信データの到着通知を内容とする割込通知信
号を発出する。この割込通知信号はシステムインターフ
ェース６を介してホストプロセッサ２に送出される。ホ
ストプロセッサ２はこれにより割込要因解析処理を行い
、受信ＦＩＦＯ内の二キャラクタ分のパラレルデータを
連続して取り込む。
【００１９】以上の処理を繰り返して、回線上のシリア
ルデータを設定キャラクタ数毎に順次ホストプロセッサ
２に転送する。
ルデータを設定キャラクタ数毎に順次ホストプロセッサ
２に転送する。
【００２０】このように本実施例では、上記機能を有す
るシリアルデータコントローラ１を用いてデータ転送シ
ステムを構築し、ホストプロセッサ１への割込発生回数
を減少させ、しかも一度の割込で複数キャラクタ分のパ
ラレルデータを転送するようにしたので、割込効率が大
幅に向上した。そのため、従来のように受信データオー
バーランを生じることがなくなるので、ホストプロセッ
サ１の性能を高めなくとも、より高速な回線速度でのデ
ータ転送が可能となった。
るシリアルデータコントローラ１を用いてデータ転送シ
ステムを構築し、ホストプロセッサ１への割込発生回数
を減少させ、しかも一度の割込で複数キャラクタ分のパ
ラレルデータを転送するようにしたので、割込効率が大
幅に向上した。そのため、従来のように受信データオー
バーランを生じることがなくなるので、ホストプロセッ
サ１の性能を高めなくとも、より高速な回線速度でのデ
ータ転送が可能となった。
【００２１】
【発明の効果】以上の説明のとおり、本発明によれば、
ホストプロセッサの性能を高めることなく、受信データ
の転送を高速度で確実に行うことができるデータ転送シ
ステムを提供することができる。
ホストプロセッサの性能を高めることなく、受信データ
の転送を高速度で確実に行うことができるデータ転送シ
ステムを提供することができる。
【００２２】また、本発明によれば、ホストプロセッサ
への割込制御を効率良く行い、受信データの転送を高速
度で確実に行うことができるシリアルデータコントロー
ラを提供することができる。
への割込制御を効率良く行い、受信データの転送を高速
度で確実に行うことができるシリアルデータコントロー
ラを提供することができる。
【図１】本実施例に係るデータ転送システムの構成図で
ある。
ある。
【図２】本実施例のデータ転送システムにおける受信デ
ータ転送タイミングを図式化したものものである。
ータ転送タイミングを図式化したものものである。
【図３】従来のデータ転送システムにおける正常時の受
信データ転送タイミングを図式化したものである。
信データ転送タイミングを図式化したものである。
【図４】従来のデータ転送システムにおける異常時の受
信データ転送タイミングを図式化したものである。
信データ転送タイミングを図式化したものである。
１ シリアルデータコントローラ
２ ホストプロセッサ
３ メインメモリ
４ レシーバ
５ 受信ＦＩＦＯ
６ システムインターフェース
７ 内部コントローラ
８ タイミングレジスタ
９ 内部プロセッサ
Claims (3)
- 【請求項１】 ホストプロセッサと、データを割込制
御によりホストプロセッサに転送するシリアルデータコ
ントローラとを有するデータ転送システムにおいて、前
記シリアルデータコントローラは、回線から受信したシ
リアルデータをキャラクタ単位のパラレルデータに変換
するレシーバと、レシーバから出力されるパラレルデー
タを割込があるまで一時待避させる受信ＦＩＦＯと、ホ
ストプロセッサのインターフェースを制御するシステム
インターフェースと、ホストプロセッサへ転送するキャ
ラクタ数および割込の発生タイミングを設定する内部コ
ントローラとを備え、設定したキャラクタ数のパラレル
データを受信ＦＩＦＯが待避させたときは、内部コント
ローラからシステムインターフェースに割込通知信号を
発出してホストプロセッサへの割込制御を開始し、設定
数分のパラレルデータを受信ＦＩＦＯからホストプロセ
ッサに転送するようにしたことを特徴とするデータ転送
システム。 - 【請求項２】 回線とホストプロセッサとの間に設け
られ、割込制御を行うことで、回線から受信したシリア
ルデータをホストプロセッサに転送するシリアルデータ
コントローラにおいて、前記シリアルデータをキャラク
タ単位のパラレルデータに変換するレシーバと、レシー
バから出力されるパラレルデータを割込があるまで一時
待避させる受信ＦＩＦＯと、ホストプロセッサのインタ
ーフェースを制御するシステムインターフェースと、ホ
ストプロセッサへ転送するキャラクタ数および割込の発
生タイミングを設定する内部コントローラとを備え、設
定したキャラクタ数のパラレルデータを受信ＦＩＦＯに
待避させたときは、内部コントローラからシステムイン
ターフェースに割込通知信号を発出してホストプロセッ
サへの割込制御を開始し、設定数分のパラレルデータを
受信ＦＩＦＯからホストプロセッサに転送するようにし
たことを特徴とするシリアルデータコントローラ。 - 【請求項３】 前記内部コントローラは、前記ホスト
プロセッサへ転送するキャラクタ数を記憶するタイミン
グレジスタと、このタイミングレジスタと前記レシーバ
と前記受信ＦＩＦＯと前記システムインターフェースと
の動作を監視制御する内部プロセッサとを有することを
特徴とする請求項２記載のシリアルデータコントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115014A JPH04342343A (ja) | 1991-05-20 | 1991-05-20 | データ転送システムおよびシリアルデータコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115014A JPH04342343A (ja) | 1991-05-20 | 1991-05-20 | データ転送システムおよびシリアルデータコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342343A true JPH04342343A (ja) | 1992-11-27 |
Family
ID=14652126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115014A Withdrawn JPH04342343A (ja) | 1991-05-20 | 1991-05-20 | データ転送システムおよびシリアルデータコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342343A (ja) |
-
1991
- 1991-05-20 JP JP3115014A patent/JPH04342343A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |