JPH0447345B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 直接メモリアクセス（以後DMAと略す）制御
回路の一つチヤネルを制御し、シリアル通信制御
回路と同期し、時分割で送信データと受信データ
のメモリとシリアル通信制御回路間のデータ転送
を行わせることにより、プロセツサの介入を不要
とすると共に、チヤネルも一つで良いようにし
て、ハードウエア資源の利用効率を高め、プロセ
ツサの割込みレベル数の制限を排除した。

〔産業上の利用分野〕

本発明はDMA制御回路を用いて半二重通信を
行う装置に係り、特にシリアル通信制御回路の制
御を該DMA制御回路が実施することで、プロセ
ツサの負担を軽減すると共に、DMA制御回路の
チヤネル数も減少させる直接メモリアクセス制御
回路の半二重通信方式に関する。

近年、計算機システムの運用形態はホスト中心
型からワークステーシヨン中心型へと変化し、デ
ータの集中処理方式から分散処理方式にと移行し
ており、ワークステーシヨンとホストコンピユー
タとが回線で接続され、相互に通信することが盛
んとなつている。

このため、プロセツサとメモリとDMA制御回
路とシリアル通信制御回路を備え、DMA制御回
路のチヤネルの制御によりメモリからシリアル通
信制御回路を経て回線にデータを送出し、回線か
らシリアル通信制御回路が受信したデータをメモ
リに格納することで、半二重通信によりデータの
転送を行う装置が利用されるようになつてきた。

このような半二重通信を行う場合、プロセツサ
の介入を極力減少させると共に、DMA制御回路
のチヤネル数も少なくて済むようにすることが必
要である。

〔従来の技術〕

第３図は従来の技術を説明するブロツク図で、
第４図は第３図の動作を説明するタイムチヤート
である。

プロセツサ１は送信を開始する場合、まず
DMA制御回路２をイネーブルとして、シリアル
通信制御回路６に送信開始を指示し、シリアル通
信制御回路６は回線を経て相手装置を呼出し、通
信が可能となると、第３図及び第４図に示す如
く、DMA制御回路２のチヤネル３に送信データ
転送要求を送出する。チヤネル３はDMA制御回
路２の共通部を経てプロセツサ１にバス占有要求
を送出し、バスを占有してメモリ５からデータを
読出し、第４図に示す如く、シリアル通信制御
回路６に送出する。

シリアル通信制御回路６はこの並列データを直
列データに変換して、第４図に示す如く回線に
送出する。そして、送信が完了すると第３図及び
第４図に示す如く、マスク不可能割込みで、プ
ロセツサ１に割込むことで送信完了を通知する。

この割込みで送信完了を通知されたプロセツサ
１は、第４図に示す如く、シリアル通信制御回
路６を送信状態から受信状態に切替える信号を送
出する。シリアル通信制御回路６は相手装置から
直列データを受信すると、並列データに変換し、
第３図及び第４図に示す如く、DMA制御回路
２のチヤネル４に対しデータ転送要求を送出す
る。

チヤネル４はDMA制御回路２の共通部を経て
プロセツサ１にバス占有要求を送出して、バスを
占有すると、第４図に示す如くシリアル通信制
御回路６が送出する受信データをメモリ５に転送
し、第４図に示す如くメモリ５に順次格納す
る。

データの受信が完了すると、シリアル通信制御
回路６は、第３図及び第４図に示す如く、プロ
セツサ１にマスク不可能割込みにより受信完了を
通知する。この受信完了通知によりプロセツサ１
はDMA制御回路２をデイセーブルにした後、シ
リアル通信制御回路６に第４図に示す如く、シ
リアル通信制御回路６を受信デイセーブル状態に
切替える信号を送出する。

以後、規定の時間を経過した後に、上記の動作
を繰り返す。

相手装置からの受信を待ち受ける場合、プロセ
ツサ１はDMA制御回路２とシリアル通信制御回
路６をイネーブルとして置く。シリアル通信制御
回路６は相手装置から呼出されると、第３図及び
第４図に示す如く、プロセツサ１にマスク不可
能割込みにより、データ受信を通知する。この割
込みでデータ受信を通知されたプロセツサ１は、
シリアル通信制御回路６を受信状態に切替える信
号を送出する。以後の動作は上記と同様であるた
め説明を省略する。

〔発明が解決しようとする問題点〕

上記の如く従来はシリアル通信制御回路６から
プロセツサ１に、マスク不可能割込みにより割込
むことで、プロセツサ１の指示により送信状態と
受信状態とを切替えており、且つ、DMA制御回
路２のチヤネル３を送信データ転送制御に、チヤ
ネル４を受信データ転送制御に使用している。

ところで、半二重通信は送信と受信が時分割で
実施されるため、送信時にはチヤネル４が、受信
時にはチヤネル３が動作していない。従つて、ハ
ードウエアが有効に利用されていないという問題
がある。

又更に、プロセツサ１はメモリ５のパリテイエ
ラー時の割込みや、他の入出力装置等からの割込
みを受けねばならず、送受信状態の切替えにマス
ク不可能割込みで、シリアル通信制御回路６から
割込まれると、重要な割込み処理が遅延したり、
エラーと区別がつかない等の不都合があり、３レ
ベル以上の割込みレベルを持つプロセツサが要求
され、２レベルの割込みレベルのプロセツサは使
用が困難となるという問題がある。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロツ
ク図である。

DMA制御回路７の命令解読回路８は、メモリ
５の命令テーブル９から命令を読出して解析し、
チヤネル１０を経て入力したシリアル通信制御回
路６が送出する送信データ転送要求により、チヤ
ネル１０に指示してメモリ５から送信データをシ
リアル通信制御回路６に送出させ、所定量のデー
タの転送が完了すると、命令テーブル９の命令を
読出し、シリアル通信制御回路６を受信状態に切
替え、受信データをメモリ５に格納する構成とす
る。

〔作用〕

上記構成とすることにより、DMA制御回路７
の命令解読回路８がメモリ５の命令テーブル９の
命令を解析し、チヤネル１０とシリアル通信制御
回路６とを時分割で制御して、データの送信及び
受信を行うため、プロセツサ１のシリアル通信制
御回路６に対する送受切替制御介入を不要とする
ことが可能となる。

従つて、チヤネル１０は一つで良く、プロセツ
サ１の負担を軽減すると共に、プロセツサ１の割
込みレベル数の制限を排除することが出来る。

〔実施例〕

第２図は第１図の動作を説明するタイムチヤー
トである。

第１図において、プロセツサ１は送信を開始す
る場合、DMA制御回路７をイネーブルとする。
これによりDMA制御回路７の命令解読回路８
は、チヤネル１０を経てメモリ５の命令テーブル
９から命令を読出して解析し、待機状態となる。

この後プロセツサ１はシリアル通信制御回路６
に送信開始を指示し、シリアル通信制御回路６は
回線を経て相手装置を呼出し、通信が可能となる
と、第１図及び第２図〓に示す如く、OR回路１
１を経てDMA制御回路７のチヤネル１０に送信
データ転送要求を送出する。

チヤネル１０を経て送信データ転送要求を受け
たDMA制御回路７はプロセツサ１にバス占有要
求を送出し、バスを占有してからチヤネル１０に
メモリ５からデータ読出させ、第２図〓に示す如
く、シリアル通信制御回路６に送出させる。

命令テーブル９には予め定めた形式で、送信デ
ータ転送と、シリアル通信制御装置６の受信状態
への切替えと、受信データ転送を命令するように
設定されている。

シリアル通信制御回路６はメモリ５から読出さ
れた並列データを直列データに変換して第２図〓
に示す如く回線に送出する。予め定められたデー
タ量を転送し終えると命令解読回路８はチヤネル
１０を経てメモリ５の命令テーブル９から次の命
令を読出す。

命令テーブル９の次の命令はシリアル通信制御
回路６の受信状態への切替えを命令しているた
め、この命令を解読した命令解読回路８の指示に
よりチヤネル１０は、第２図〓に示す如く、シリ
アル通信制御回路６を受信状態に切替える信号を
送出する。

この後命令解読回路８は、メモリ５の命令テー
ブル９から次の命令を読出して解析し待機状態と
なる。

シリアル通信制御回路６は相手装置からデータ
を受信すると、並列データに変換し、OR回路１
１を経て第１図及び第２図〓に示す如く、チヤネ
ル１０に対しデータ転送要求を送出する。

チヤネル１０を経てこのデータ転送要求を受け
たDMA制御回路７は、プロセツサ１にバス占有
要求を送出して、バスを占有すると、チヤネル１
０に受信データ転送を指示する。チヤネル１０は
第２図〓に示す如くシリアル通信制御回路６が送
出する受信データをメモリ５に転送し、第２図〓
に示す如くメモリ５に順次格納する。

データの受信が完了すると、シリアル通信制御
回路６は、第１図及び第２図〓に示す如く、割込
み制御回路１２を経て、マスク可能割込みによ
り、プロセツサ１に受信完了を通知する。プロセ
ツサ１はDMA制御回路７を停止させ、シリアル
通信制御回路６をデイセーブルとする。

これで一回の送受信動作を完了し、以後上記の
動作を繰り返す。

相手装置からの受信を待ち受ける場合、プロセ
ツサ１は予めDMA制御回路７に命令テーブル９
の受信命令から動作するように指示している。命
令解読回路８は、命令テーブル９の受信データ転
送命令から読出しを開始し、チヤネル１０を経て
シリアル通信制御回路６を受信状態に切替える信
号を送出する。

シリアル通信制御回路６は相手装置から呼出さ
れると、第２図〓に示す如く、チヤネル１０にデ
ータ転送要求を送出する。チヤネル１０を経てデ
ータ転送を要求されたDMA制御回路７は前記同
様、バスを占有して、チヤネル１０に受信データ
転送を指示する。以後の動作は上記と同様である
ため説明を省略する。

〔発明の効果〕

以上説明した如く、本発明はDMA制御回路の
一つのチヤネルを時分割で切替え、半二重通信の
データ転送を制御させるため、ハードウエア資源
の有効利用が可能となり、且つ、シリアル通信制
御回路の送受信状態切替制御にプロセツサの介入
を不要とするため、プロセツサの負担を軽減する
と共に、割込みレベル数の制限を排除することが
出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図は第１図の動作を説明するタイムチ
ヤート、第３図は従来の技術を説明するブロツク
図、第４図は第３図の動作を説明するタイムチヤ
ートである。 図において、１はプロセツサ、２，７はDMA
制御回路、３，４，１０はチヤネル、５はメモ
リ、６はシリアル通信制御回路、８は命令解読回
路、９は命令テーブル、１１はOR回路、１２は
割込み制御回路である。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ１と複数のチヤネルを持つ直接メ
   モリアクセス制御回路７とメモリ５とシリアル通
   信制御回路６を備えて半二重通信を行う装置にお
   いて、 該メモリ５に該シリアル通信制御回路６を送受
   信状態切替えとデータ転送を指示する命令を所定
   の順序で格納した命令テーブル９と、 前記直接メモリアクセス制御回路７に該命令テ
   ーブル９の命令を解読する命令解読回路８とを設
   け、 該命令解読回路８が該命令テーブル９から読出
   した命令と、前記シリアル通信制御回路６からの
   データ転送要求に基づき、該直接メモリアクセス
   制御回路７の一つのチヤネル１０を制御し、時分
   割で該シリアル通信制御回路６と同期して、前記
   メモリ５と該シリアル通信制御回路６間における
   送信データと受信データのデータ転送を行わせる
   ことを特徴とする直接メモリアクセス制御回路の
   半二重通信方式。