JPH0589033A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0589033A JPH0589033A JP3249521A JP24952191A JPH0589033A JP H0589033 A JPH0589033 A JP H0589033A JP 3249521 A JP3249521 A JP 3249521A JP 24952191 A JP24952191 A JP 24952191A JP H0589033 A JPH0589033 A JP H0589033A
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- internal bus
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- unit
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Abstract
(57)【要約】
【目的】本発明は１チップ上に形成された複数のユニッ
トがバスで接続された半導体集積回路において、各ユニ
ットを並行して動作可能としてシステムのスループット
を向上させることを目的とする。 【構成】外部装置との間でデータの転送処理を行う転送
ユニット２６と、前記転送ユニット２６で転送されたデ
ータの処理を行うＣＰＵユニット２とが一つのチップ１
上に形成され、前記ＣＰＵユニット２を構成する各回路
は第一の内部バス２１で接続され、前記転送ユニット２
６を構成する各回路は第二の内部バス２２で接続され、
前記第一の内部バス２１と前記第二の内部バス２２とは
バススイッチ２３を介して分離可能に接続されて前記両
内部バス２１，２２を分離した状態では前記ＣＰＵユニ
ット２と前記転送ユニット２６とがそれぞれ独立して動
作可能となるように構成する。
トがバスで接続された半導体集積回路において、各ユニ
ットを並行して動作可能としてシステムのスループット
を向上させることを目的とする。 【構成】外部装置との間でデータの転送処理を行う転送
ユニット２６と、前記転送ユニット２６で転送されたデ
ータの処理を行うＣＰＵユニット２とが一つのチップ１
上に形成され、前記ＣＰＵユニット２を構成する各回路
は第一の内部バス２１で接続され、前記転送ユニット２
６を構成する各回路は第二の内部バス２２で接続され、
前記第一の内部バス２１と前記第二の内部バス２２とは
バススイッチ２３を介して分離可能に接続されて前記両
内部バス２１，２２を分離した状態では前記ＣＰＵユニ
ット２と前記転送ユニット２６とがそれぞれ独立して動
作可能となるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は１チップ上にデータの
転送及び処理システムを形成した半導体集積回路に関す
るものである。
転送及び処理システムを形成した半導体集積回路に関す
るものである。
【０００２】近年の半導体集積回路ではその高集積化に
ともない一つのチップ上にＣＰＵを中心とした一つのシ
ステムを構成したものがあり、このような半導体集積回
路の動作効率を向上させることが要請されている。
ともない一つのチップ上にＣＰＵを中心とした一つのシ
ステムを構成したものがあり、このような半導体集積回
路の動作効率を向上させることが要請されている。
【０００３】
【従来の技術】一つのチップ上に一つのシステムを構成
した半導体集積回路の一例を図５に従って説明すると、
チップ１上にはＣＰＵユニット２とシリアルインターフ
ェースユニット３、ＤＭＡＣ（Direct Memory Access C
ontroller ）４、ＨＩＮＴＣ（Host Interrupt Control
ler ）５が構成され、各装置は同一チップ１内に形成さ
れたデータバス６ａ、アドレスバス６ｂ及びコントロー
ルバス６ｃからなる内蔵バス６を介してホストインター
フェース９に接続され、そのホストインターフェース９
は外部システムバス１０を介してホストＣＰＵ１１及び
外部ＲＡＭ１２にアクセス可能となっている。
した半導体集積回路の一例を図５に従って説明すると、
チップ１上にはＣＰＵユニット２とシリアルインターフ
ェースユニット３、ＤＭＡＣ（Direct Memory Access C
ontroller ）４、ＨＩＮＴＣ（Host Interrupt Control
ler ）５が構成され、各装置は同一チップ１内に形成さ
れたデータバス６ａ、アドレスバス６ｂ及びコントロー
ルバス６ｃからなる内蔵バス６を介してホストインター
フェース９に接続され、そのホストインターフェース９
は外部システムバス１０を介してホストＣＰＵ１１及び
外部ＲＡＭ１２にアクセス可能となっている。
【０００４】ＣＰＵユニット２はＣＰＵ１３と、ファー
ムウェア用割り込みコントローラであるＩＮＴＣ（Inte
rrupt Contoroller ）１４と、ＴＩＭＥＲ（タイマ）１
５と、ワーク用あるいはデータ用として使用されるＲＡ
Ｍ１６と、ファームウェアを格納するＲＯＭ１７とから
構成されている。
ムウェア用割り込みコントローラであるＩＮＴＣ（Inte
rrupt Contoroller ）１４と、ＴＩＭＥＲ（タイマ）１
５と、ワーク用あるいはデータ用として使用されるＲＡ
Ｍ１６と、ファームウェアを格納するＲＯＭ１７とから
構成されている。
【０００５】前記シリアルインターフェース３はシリア
ルデータとパラレルデータとの変換を行うＳＩＵ（Seri
al Interface Unit ）１８と受信データ及び送信データ
を格納するためのＳＩＵ用ＲＡＭ１９とから構成されて
いる。
ルデータとパラレルデータとの変換を行うＳＩＵ（Seri
al Interface Unit ）１８と受信データ及び送信データ
を格納するためのＳＩＵ用ＲＡＭ１９とから構成されて
いる。
【０００６】また、前記ＤＭＡＣ４は前記ＳＩＵ１８と
外部ＲＡＭ１２とのデータ転送を行うものであり、ＨＩ
ＮＴＣ５は前記ＣＰＵ１３及びＳＩＵ１８からの割り込
み要求に基づいて割り込み動作を行うものである。
外部ＲＡＭ１２とのデータ転送を行うものであり、ＨＩ
ＮＴＣ５は前記ＣＰＵ１３及びＳＩＵ１８からの割り込
み要求に基づいて割り込み動作を行うものである。
【０００７】上記のように構成された半導体集積回路の
動作を説明すると、ホストＣＰＵ１１によりＳＩＵ１８
の動作モードが設定された状態でＳＩＵ１８によりＤＭ
ＡＣ４が起動されると、外部ＲＡＭ１２から送信データ
が外部システムバス１０、ホストインターフェース９及
びデータバス６ａを介してＳＩＵ用ＲＡＭ１９に格納さ
れる。そして、ＣＰＵ１３はＳＩＵ用ＲＡＭ１９に格納
されたデータを内蔵バス６を介して読み出してＲＡＭ１
６に一次格納し、ＲＯＭ１７に格納されているファーム
ウェアに基づいて必要な処理を行い、さらに処理された
データは内蔵バス６を介してＳＩＵ１８の送信レジスタ
に書き込まれ、同ＳＩＵ１８から出力される。
動作を説明すると、ホストＣＰＵ１１によりＳＩＵ１８
の動作モードが設定された状態でＳＩＵ１８によりＤＭ
ＡＣ４が起動されると、外部ＲＡＭ１２から送信データ
が外部システムバス１０、ホストインターフェース９及
びデータバス６ａを介してＳＩＵ用ＲＡＭ１９に格納さ
れる。そして、ＣＰＵ１３はＳＩＵ用ＲＡＭ１９に格納
されたデータを内蔵バス６を介して読み出してＲＡＭ１
６に一次格納し、ＲＯＭ１７に格納されているファーム
ウェアに基づいて必要な処理を行い、さらに処理された
データは内蔵バス６を介してＳＩＵ１８の送信レジスタ
に書き込まれ、同ＳＩＵ１８から出力される。
【０００８】一方、受信データはＳＩＵ１８の受信レジ
スタに格納され、ＣＰＵ１３はこのデータを内蔵バス６
を介して読み出してエラー処理、再送要求処理、データ
の抽出等を行い、データをＳＩＵ用ＲＡＭ１９に書き込
む。そして、ＳＩＵ用ＲＡＭ１９に書き込まれたデータ
はＤＭＡＣ４により内蔵バス６を介して外部ＲＡＭ１２
に転送される。
スタに格納され、ＣＰＵ１３はこのデータを内蔵バス６
を介して読み出してエラー処理、再送要求処理、データ
の抽出等を行い、データをＳＩＵ用ＲＡＭ１９に書き込
む。そして、ＳＩＵ用ＲＡＭ１９に書き込まれたデータ
はＤＭＡＣ４により内蔵バス６を介して外部ＲＡＭ１２
に転送される。
【０００９】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路ではシリアルインターフェースユニッ
ト３及びＤＭＡＣ４とＣＰＵユニット２とは共通の内蔵
バス６を使用する構成であるため、シリアルインターフ
ェースユニット３及びＤＭＡＣ４が外部ＲＡＭ１２との
間でデータ転送を行っている間はＣＰＵユニット２は内
蔵バス６を使用することができない。従って、この時に
はＣＰＵ１３がＲＡＭ１６あるいはＲＯＭ１７に対しア
クセスすることができなくなるため、システムのスルー
プットが低下するという問題点があった。
な半導体集積回路ではシリアルインターフェースユニッ
ト３及びＤＭＡＣ４とＣＰＵユニット２とは共通の内蔵
バス６を使用する構成であるため、シリアルインターフ
ェースユニット３及びＤＭＡＣ４が外部ＲＡＭ１２との
間でデータ転送を行っている間はＣＰＵユニット２は内
蔵バス６を使用することができない。従って、この時に
はＣＰＵ１３がＲＡＭ１６あるいはＲＯＭ１７に対しア
クセスすることができなくなるため、システムのスルー
プットが低下するという問題点があった。
【００１０】この発明の目的は、１チップ上に形成され
た複数のユニットがバスで接続された半導体集積回路に
おいて、各ユニットを並行して動作可能としてシステム
のスループットを向上させることにある。
た複数のユニットがバスで接続された半導体集積回路に
おいて、各ユニットを並行して動作可能としてシステム
のスループットを向上させることにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、外部装置との間でデータの転送処
理を行う転送ユニット２６と、前記転送ユニット２６で
転送されたデータの処理を行うＣＰＵユニット２とが一
つのチップ１上に形成され、前記ＣＰＵユニット２を構
成する各回路は第一の内部バス２１で接続され、前記転
送ユニット２６を構成する各回路は第二の内部バス２２
で接続され、前記第一の内部バス２１と前記第二の内部
バス２２とはバススイッチ２３を介して分離可能に接続
されて前記両内部バス２１，２２を分離した状態では前
記ＣＰＵユニット２と前記転送ユニット２６とがそれぞ
れ独立して動作可能となる。
図である。すなわち、外部装置との間でデータの転送処
理を行う転送ユニット２６と、前記転送ユニット２６で
転送されたデータの処理を行うＣＰＵユニット２とが一
つのチップ１上に形成され、前記ＣＰＵユニット２を構
成する各回路は第一の内部バス２１で接続され、前記転
送ユニット２６を構成する各回路は第二の内部バス２２
で接続され、前記第一の内部バス２１と前記第二の内部
バス２２とはバススイッチ２３を介して分離可能に接続
されて前記両内部バス２１，２２を分離した状態では前
記ＣＰＵユニット２と前記転送ユニット２６とがそれぞ
れ独立して動作可能となる。
【００１２】また、前記バススイッチ２３は第一の内部
バス２１と第二の内部バス２２との間で双方向にデータ
を伝送するバッファ回路２４ａ，２４ｂが設けられると
ともに、前記バッファ回路２４ａ，２４ｂの動作を前記
転送ユニット２６でデータを第一の内部バス２１と第二
の内部バス２２との間で伝送する状態と第一の内部バス
２１と第二の内部バス２２とを分離する状態のいずれか
に制御するように構成される。
バス２１と第二の内部バス２２との間で双方向にデータ
を伝送するバッファ回路２４ａ，２４ｂが設けられると
ともに、前記バッファ回路２４ａ，２４ｂの動作を前記
転送ユニット２６でデータを第一の内部バス２１と第二
の内部バス２２との間で伝送する状態と第一の内部バス
２１と第二の内部バス２２とを分離する状態のいずれか
に制御するように構成される。
【００１３】
【作用】バススイッチ２３を閉路状態とすれば、第一の
内部バス２１と第二の内部バス２２を介して転送ユニッ
ト２６とＣＰＵユニット２との間でデータの伝送が可能
となり、バススイッチ２３を開路すれば第一の内部バス
２１と第二の内部バス２２とが分離されて転送ユニット
２６とＣＰＵユニット２とが独立して動作可能となる。
内部バス２１と第二の内部バス２２を介して転送ユニッ
ト２６とＣＰＵユニット２との間でデータの伝送が可能
となり、バススイッチ２３を開路すれば第一の内部バス
２１と第二の内部バス２２とが分離されて転送ユニット
２６とＣＰＵユニット２とが独立して動作可能となる。
【００１４】
【実施例】以下、この発明を具体化した一実施例を図２
〜図４に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
〜図４に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
【００１５】図２に示すように、この実施例はＣＰＵユ
ニット２及びシリアルインターフェースユニット３等の
各システムは前記従来例と同一構成であり、ＣＰＵユニ
ット２とシリアルインターフェースユニット３等にそれ
ぞれ内蔵バス２１，２２が形成され、内蔵バス２１はデ
ータバス２１ａ，アドレスバス２１ｂ，コントロールバ
ス２１ｃとから構成され、内蔵バス２２はデータバス２
２ａ，アドレスバス２２ｂ，コントロールバス２２ｃと
から構成されている。そして、内蔵バス２１はＣＰＵユ
ニット２に接続され、内蔵バス２２はシリアルインター
フェースユニット３、ＤＭＡＣ４、ＨＩＮＴＣ５及びホ
ストインターフェース９からなる転送ユニットに接続さ
れている。
ニット２及びシリアルインターフェースユニット３等の
各システムは前記従来例と同一構成であり、ＣＰＵユニ
ット２とシリアルインターフェースユニット３等にそれ
ぞれ内蔵バス２１，２２が形成され、内蔵バス２１はデ
ータバス２１ａ，アドレスバス２１ｂ，コントロールバ
ス２１ｃとから構成され、内蔵バス２２はデータバス２
２ａ，アドレスバス２２ｂ，コントロールバス２２ｃと
から構成されている。そして、内蔵バス２１はＣＰＵユ
ニット２に接続され、内蔵バス２２はシリアルインター
フェースユニット３、ＤＭＡＣ４、ＨＩＮＴＣ５及びホ
ストインターフェース９からなる転送ユニットに接続さ
れている。
【００１６】両内蔵バス２１，２２はバススイッチ２３
を介して分離可能に接続されている。そのバススイッチ
２３を図３に従って説明すると、二つのバッファ回路２
４ａ，２４ｂは互いに一方の入力端子が他方の出力端子
に接続されて入出力端子Ａ，Ｂが構成され、入力端子Ｂ
が例えば内蔵バス２１のデータバス２１ａに接続され、
入力端子Ａが例えば内蔵バス２２のデータバス２２ａに
接続されている。
を介して分離可能に接続されている。そのバススイッチ
２３を図３に従って説明すると、二つのバッファ回路２
４ａ，２４ｂは互いに一方の入力端子が他方の出力端子
に接続されて入出力端子Ａ，Ｂが構成され、入力端子Ｂ
が例えば内蔵バス２１のデータバス２１ａに接続され、
入力端子Ａが例えば内蔵バス２２のデータバス２２ａに
接続されている。
【００１７】各バッファ回路２４ａ，２４ｂにはＮＡＮ
Ｄ回路２５ａ，２５ｂの出力信号が反転されて入力さ
れ、そのＮＡＮＤ回路２５ａ，２５ｂの出力信号がＬレ
ベルのとき各バッファ回路２４ａ，２４ｂが活性化され
るようになっている。
Ｄ回路２５ａ，２５ｂの出力信号が反転されて入力さ
れ、そのＮＡＮＤ回路２５ａ，２５ｂの出力信号がＬレ
ベルのとき各バッファ回路２４ａ，２４ｂが活性化され
るようになっている。
【００１８】ＮＡＮＤ回路２５ａには活性化信号Ｃと動
作方向制御信号ＤＩＲが前記ＳＩＵ１８から入力され、
ＮＡＮＤ回路２５ｂには活性化信号Ｃと動作方向制御信
号ＤＩＲがインバータ回路２７を介して入力されてい
る。従って、このようなバススイッチ２３では図４にそ
の動作論理を示すように活性化信号ＣがＬレベルとなる
と各ＮＡＮＤ回路２５ａ，２５ｂの出力信号がＨレベル
となるため、バッファ回路２４ａ，２４ｂが不活性状態
となってデータバス２１ａと同２２ａとの接続が遮断さ
れる。
作方向制御信号ＤＩＲが前記ＳＩＵ１８から入力され、
ＮＡＮＤ回路２５ｂには活性化信号Ｃと動作方向制御信
号ＤＩＲがインバータ回路２７を介して入力されてい
る。従って、このようなバススイッチ２３では図４にそ
の動作論理を示すように活性化信号ＣがＬレベルとなる
と各ＮＡＮＤ回路２５ａ，２５ｂの出力信号がＨレベル
となるため、バッファ回路２４ａ，２４ｂが不活性状態
となってデータバス２１ａと同２２ａとの接続が遮断さ
れる。
【００１９】一方、活性化信号ＣがＨレベルとなった状
態で動作方向制御信号ＤＩＲがＬレベルとなると、ＮＡ
ＮＤ回路２５ｂの出力信号がＬレベル、ＮＡＮＤ回路２
５ａの出力信号がＨレベルとなるためバッファ回路２４
ｂだけが活性化され、入力端子Ａから同Ｂへのデータ伝
送が可能となる。また、活性化信号ＣがＨレベルとなっ
た状態で動作方向制御信号ＤＩＲがＨレベルとなると、
ＮＡＮＤ回路２５ａの出力信号がＬレベル、ＮＡＮＤ回
路２５ｂの出力信号がＨレベルとなるためバッファ回路
２４ａだけが活性化され、入力端子Ｂから同Ａへのデー
タ伝送が可能となる。そして、このようなバススイッチ
２３はアドレスバス２１ｂと同２２ｂ、コントロールバ
ス２１ｃと同２２ｃとの間にも設けられている。
態で動作方向制御信号ＤＩＲがＬレベルとなると、ＮＡ
ＮＤ回路２５ｂの出力信号がＬレベル、ＮＡＮＤ回路２
５ａの出力信号がＨレベルとなるためバッファ回路２４
ｂだけが活性化され、入力端子Ａから同Ｂへのデータ伝
送が可能となる。また、活性化信号ＣがＨレベルとなっ
た状態で動作方向制御信号ＤＩＲがＨレベルとなると、
ＮＡＮＤ回路２５ａの出力信号がＬレベル、ＮＡＮＤ回
路２５ｂの出力信号がＨレベルとなるためバッファ回路
２４ａだけが活性化され、入力端子Ｂから同Ａへのデー
タ伝送が可能となる。そして、このようなバススイッチ
２３はアドレスバス２１ｂと同２２ｂ、コントロールバ
ス２１ｃと同２２ｃとの間にも設けられている。
【００２０】さて、上記のように構成された半導体集積
回路の動作を説明すると、ホストＣＰＵ１１によりＳＩ
Ｕ１８の動作モードが設定された状態でＳＩＵ１８によ
りＤＭＡＣ４が起動されると、外部ＲＡＭ１２から送信
データが外部システムバス１０、ホストインターフェー
ス９及びデータバス２２ａを介してＳＩＵ用ＲＡＭ１９
に格納される。そして、ＣＰＵ１３はＳＩＵ用ＲＡＭ１
９に格納されたデータをバススイッチ２３及び内蔵バス
２１を介して読み出してＲＡＭ１６に一次格納し、ＲＯ
Ｍ１７に格納されているファームウェアに基づいて必要
な処理を行い、さらに内蔵バス２１、バススイッチ２３
及び内蔵バス２２を介してＳＩＵ１８の送信レジスタに
書き込まれ、同ＳＩＵ１８から内蔵バス２２及びホスト
インターフェース９を介して出力される。
回路の動作を説明すると、ホストＣＰＵ１１によりＳＩ
Ｕ１８の動作モードが設定された状態でＳＩＵ１８によ
りＤＭＡＣ４が起動されると、外部ＲＡＭ１２から送信
データが外部システムバス１０、ホストインターフェー
ス９及びデータバス２２ａを介してＳＩＵ用ＲＡＭ１９
に格納される。そして、ＣＰＵ１３はＳＩＵ用ＲＡＭ１
９に格納されたデータをバススイッチ２３及び内蔵バス
２１を介して読み出してＲＡＭ１６に一次格納し、ＲＯ
Ｍ１７に格納されているファームウェアに基づいて必要
な処理を行い、さらに内蔵バス２１、バススイッチ２３
及び内蔵バス２２を介してＳＩＵ１８の送信レジスタに
書き込まれ、同ＳＩＵ１８から内蔵バス２２及びホスト
インターフェース９を介して出力される。
【００２１】一方、受信データは内蔵バス２２を介して
ＳＩＵ１８の受信レジスタに格納され、ＣＰＵ１３はこ
のデータを内蔵バス２２、バススイッチ２３及び内蔵バ
ス２１を介して読み出してエラー処理、再送要求処理、
データの抽出等を行い、データをＳＩＵ用ＲＡＭ１９に
書き込む。そして、ＳＩＵ用ＲＡＭ１９に書き込まれた
データはＤＭＡＣ４により内蔵バス２２を介して外部Ｒ
ＡＭ１２に転送され、このときバススイッチ２３は開路
されて内蔵バス２１はＣＰＵユニット２によって占有さ
れ、内蔵バス２２はシリアルインターフェースユニット
３及びＤＭＡＣ４によって占有される。
ＳＩＵ１８の受信レジスタに格納され、ＣＰＵ１３はこ
のデータを内蔵バス２２、バススイッチ２３及び内蔵バ
ス２１を介して読み出してエラー処理、再送要求処理、
データの抽出等を行い、データをＳＩＵ用ＲＡＭ１９に
書き込む。そして、ＳＩＵ用ＲＡＭ１９に書き込まれた
データはＤＭＡＣ４により内蔵バス２２を介して外部Ｒ
ＡＭ１２に転送され、このときバススイッチ２３は開路
されて内蔵バス２１はＣＰＵユニット２によって占有さ
れ、内蔵バス２２はシリアルインターフェースユニット
３及びＤＭＡＣ４によって占有される。
【００２２】以上のようにこの半導体集積回路では、Ｃ
ＰＵユニット２とシリアルインターフェースユニット３
及びＤＭＡＣ４とにそれぞれ内蔵バス２１，２２が形成
され、バススイッチ２３により内蔵バス２１，２２が必
要に応じて接続される。従って、シリアルインターフェ
ースユニット３及びＤＭＡＣ４と外部ＲＡＭ１２との間
でデータの転送を行う場合にもバススイッチ２３を開路
して内部バス２１を内部バス２２から独立させることに
よりＣＰＵユニット２は内部バス２１を使用してＲＡＭ
１６及びＲＯＭ１７にアクセスしてデータの処理動作を
行うことができるのでシステムのスループットを向上さ
せることができる。
ＰＵユニット２とシリアルインターフェースユニット３
及びＤＭＡＣ４とにそれぞれ内蔵バス２１，２２が形成
され、バススイッチ２３により内蔵バス２１，２２が必
要に応じて接続される。従って、シリアルインターフェ
ースユニット３及びＤＭＡＣ４と外部ＲＡＭ１２との間
でデータの転送を行う場合にもバススイッチ２３を開路
して内部バス２１を内部バス２２から独立させることに
よりＣＰＵユニット２は内部バス２１を使用してＲＡＭ
１６及びＲＯＭ１７にアクセスしてデータの処理動作を
行うことができるのでシステムのスループットを向上さ
せることができる。
【００２３】
【発明の効果】以上詳述したように、この発明は１チッ
プ上に形成された複数のユニットがバスで接続された半
導体集積回路において、各ユニットを並行して動作可能
としてシステムのスループットを向上させることができ
る優れた効果を発揮する。
プ上に形成された複数のユニットがバスで接続された半
導体集積回路において、各ユニットを並行して動作可能
としてシステムのスループットを向上させることができ
る優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】一実施例のバススイッチを示す回路図である。
【図４】一実施例のバススイッチの動作論理を示す説明
図である。
図である。
【図５】従来例を示すブロック図である。
１ チップ ２ ＣＰＵユニット ２１ 第一の内部バス ２２ 第二の内部バス ２３ バススイッチ ２６ 転送ユニット
Claims (2)
- 【請求項１】 外部装置との間でデータの転送処理を行
う転送ユニット（２６）と、前記転送ユニット（２６）
で転送されたデータの処理を行うＣＰＵユニット（２）
とを一つのチップ（１）上に形成し、前記ＣＰＵユニッ
ト（２）を構成する各回路は第一の内部バス（２１）で
接続し、前記転送ユニット（２６）を構成する各回路は
第二の内部バス（２２）で接続し、前記第一の内部バス
（２１）と前記第二の内部バス（２２）とはバススイッ
チ（２３）を介して分離可能に接続して前記両内部バス
（２１，２２）を分離した状態では前記ＣＰＵユニット
（２）と前記転送ユニット（２６）とをそれぞれ独立し
て動作可能としたことを特徴とする半導体集積回路。 - 【請求項２】 前記バススイッチ（２３）は第一の内部
バス（２１）と第二の内部バス（２２）との間で双方向
にデータを伝送するバッファ回路（２４ａ，２４ｂ）を
設けるとともに、前記バッファ回路（２４ａ，２４ｂ）
の動作を前記転送ユニット（２６）でデータを第一の内
部バス（２１）と第二の内部バス（２２）との間で伝送
する状態と第一の内部バス（２１）と第二の内部バス
（２２）とを分離する状態のいずれかに制御して構成す
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249521A JPH0589033A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249521A JPH0589033A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589033A true JPH0589033A (ja) | 1993-04-09 |
Family
ID=17194216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249521A Withdrawn JPH0589033A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005092884A (ja) * | 2003-09-19 | 2005-04-07 | Harman Becker Automotive Systems Gmbh | データ転送インターフェース |
| KR100798302B1 (ko) * | 2005-12-08 | 2008-01-28 | 한국전자통신연구원 | 버스 및 네트워크의 복합 통신 수단을 갖는 시스템 온칩 |
| JP2008135068A (ja) * | 2000-08-29 | 2008-06-12 | Agere Systems Guardian Corp | スプリットバス及びタイムスロットインターフェースバス調停を用いる共有デバイス並びにメモリ |
| JP2017054442A (ja) * | 2015-09-11 | 2017-03-16 | ラピスセミコンダクタ株式会社 | 情報処理装置 |
-
1991
- 1991-09-27 JP JP3249521A patent/JPH0589033A/ja not_active Withdrawn
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