JPH04343079A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04343079A JPH04343079A JP3114292A JP11429291A JPH04343079A JP H04343079 A JPH04343079 A JP H04343079A JP 3114292 A JP3114292 A JP 3114292A JP 11429291 A JP11429291 A JP 11429291A JP H04343079 A JPH04343079 A JP H04343079A
- Authority
- JP
- Japan
- Prior art keywords
- state
- input
- test
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の端子
の電気的テストに関するものである。
の電気的テストに関するものである。
【０００２】
【従来の技術】従来は、入出力双方向あるいは３ステー
ト端子の電気的テストを実施時、デバイスを実動作状態
に設定し、実際に動作させていた。例えば、入出力端子
の入力リークテストを実施する場合、デバイスを実際に
動作させて、入力状態となったタイミングで動作をホー
ルドさせて、端子にＤＣユニットを接続し、入力リーク
電流を測定していた。
ト端子の電気的テストを実施時、デバイスを実動作状態
に設定し、実際に動作させていた。例えば、入出力端子
の入力リークテストを実施する場合、デバイスを実際に
動作させて、入力状態となったタイミングで動作をホー
ルドさせて、端子にＤＣユニットを接続し、入力リーク
電流を測定していた。
【０００３】
【発明が解決しようとする課題】しかし、上記に示す様
に、従来技術では実動作状態にして、入出力端子あるい
は３ステート端子の電気的テストを行なうのでは、テス
トも複雑であり、また実動作状態にするため、テスト時
間も長大化する。
に、従来技術では実動作状態にして、入出力端子あるい
は３ステート端子の電気的テストを行なうのでは、テス
トも複雑であり、また実動作状態にするため、テスト時
間も長大化する。
【０００４】本発明は、半導体集積回路を実動作状態に
することなく、入出力端子又は３ステート端子の電気的
テストを実施可能とし、テストの容易化及びテスト時間
の短縮によるテストコストの低減を目的とする。
することなく、入出力端子又は３ステート端子の電気的
テストを実施可能とし、テストの容易化及びテスト時間
の短縮によるテストコストの低減を目的とする。
【０００５】
【課題を解決するための手段】本発明である複数の入出
力端子（入力端子，出力端子，又は入出力双方向端子）
を有する半導体集積回路は、テスト信号入力用端子と、
該テスト信号入力用端子より入力されたテスト信号に基
づいて、上記入出力端子の状態を設定するテスト用論理
回路とを設けたことを特徴とする。
力端子（入力端子，出力端子，又は入出力双方向端子）
を有する半導体集積回路は、テスト信号入力用端子と、
該テスト信号入力用端子より入力されたテスト信号に基
づいて、上記入出力端子の状態を設定するテスト用論理
回路とを設けたことを特徴とする。
【０００６】
【作用】本発明を用いることにより、半導体集積回路に
電源投入後、テスト信号入力用端子に電気的信号を入力
するだけで、端子の状態（方向性，出力状態）を設定で
きる。
電源投入後、テスト信号入力用端子に電気的信号を入力
するだけで、端子の状態（方向性，出力状態）を設定で
きる。
【０００７】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【０００８】図１は、本発明の一実施例の回路構成図で
ある。Ｔ１，Ｔ２は電気的テスト時に用いられるテスト
信号であり、外部より入力され、本実施例において、Ｃ
ＭＯＳインバータにおけるトランジスタ８，９のゲート
レベルを決定する。Ｇ，Ｘは実際に内部回路が動作状態
にあるときに、前記トランジスタ８，９のゲートレベル
を決定する信号である。１は論理回路、２，３，４，５
はアンドゲート、６，７はオアゲート、８はＰ型トラン
ジスタ、９はＮ型トランジスタ、１０は入出力双方向端
子、１１は入力バッファを示す。
ある。Ｔ１，Ｔ２は電気的テスト時に用いられるテスト
信号であり、外部より入力され、本実施例において、Ｃ
ＭＯＳインバータにおけるトランジスタ８，９のゲート
レベルを決定する。Ｇ，Ｘは実際に内部回路が動作状態
にあるときに、前記トランジスタ８，９のゲートレベル
を決定する信号である。１は論理回路、２，３，４，５
はアンドゲート、６，７はオアゲート、８はＰ型トラン
ジスタ、９はＮ型トランジスタ、１０は入出力双方向端
子、１１は入力バッファを示す。
【０００９】本実施例において用いる上記４つの信号を
トランジスタ８，９に入力する論理回路１を以下の手順
で設定する。
トランジスタ８，９に入力する論理回路１を以下の手順
で設定する。
【００１０】まず、端子をハイインピーダンス状態に設
定するために、Ｔ１，Ｔ２の論理値を共に０とした場合
にＰ型トランジスタ８，Ｎ型トランジスタ９の論理値が
共にオフ状態となるように設定する（状態１）。次に、
端子をＨレベル出力状態に設定するために、Ｔ１の論理
値を０，Ｔ２の論理値を１とした場合、Ｐ型トランジス
タ８がオン状態、Ｎ型トランジスタ９がオフ状態となる
ように設定する（状態２）。次に端子をＬレベル状態に
設定するためにＴ１の論理値を１，Ｔ２の論理値を０と
した場合、Ｐ型トランジスタ８がオフ状態，Ｎ型トラン
ジスタ９がオン状態となるように設定する（状態３）。
定するために、Ｔ１，Ｔ２の論理値を共に０とした場合
にＰ型トランジスタ８，Ｎ型トランジスタ９の論理値が
共にオフ状態となるように設定する（状態１）。次に、
端子をＨレベル出力状態に設定するために、Ｔ１の論理
値を０，Ｔ２の論理値を１とした場合、Ｐ型トランジス
タ８がオン状態、Ｎ型トランジスタ９がオフ状態となる
ように設定する（状態２）。次に端子をＬレベル状態に
設定するためにＴ１の論理値を１，Ｔ２の論理値を０と
した場合、Ｐ型トランジスタ８がオフ状態，Ｎ型トラン
ジスタ９がオン状態となるように設定する（状態３）。
【００１１】以上の手順により電気的テスト時に内部回
路を実動作させること無く端子状態を設定できることに
なる。次に実動作状態を設けるため、Ｔ１，Ｔ２の論理
値を１に設定した場合に、Ｇの論理値が０の場合、Ｘの
論理値により出力が決定し、Ｇの論理値が１の場合、ト
ランジスタ８，９が共にオフ状態となり、ハイインピー
ダンス状態となるように設定する（状態４）。上記動作
を行う論理回路の論理値表は、表１に示される。
路を実動作させること無く端子状態を設定できることに
なる。次に実動作状態を設けるため、Ｔ１，Ｔ２の論理
値を１に設定した場合に、Ｇの論理値が０の場合、Ｘの
論理値により出力が決定し、Ｇの論理値が１の場合、ト
ランジスタ８，９が共にオフ状態となり、ハイインピー
ダンス状態となるように設定する（状態４）。上記動作
を行う論理回路の論理値表は、表１に示される。
【００１２】
【表１】
【００１３】トランジスタ８，９がオン状態になる論理
式は、 Ｐ＝反転Ｔ２＋Ｔ１・Ｔ２・反転Ｘ＋Ｔ１・Ｔ２・
Ｇ・Ｘ …（１） Ｎ＝Ｔ１・反転Ｔ２＋Ｔ１・Ｔ２
・反転Ｇ・反転Ｘ … （２）となる。
式は、 Ｐ＝反転Ｔ２＋Ｔ１・Ｔ２・反転Ｘ＋Ｔ１・Ｔ２・
Ｇ・Ｘ …（１） Ｎ＝Ｔ１・反転Ｔ２＋Ｔ１・Ｔ２
・反転Ｇ・反転Ｘ … （２）となる。
【００１４】上記論理回路１は、アンドゲート２，３，
４，５とオアゲート６，７とにより構成されており、オ
アゲート６からＰ型トランジスタ８のゲートへ、またオ
アゲート７からＮ型トランジスタ９のゲートへ入力され
る。
４，５とオアゲート６，７とにより構成されており、オ
アゲート６からＰ型トランジスタ８のゲートへ、またオ
アゲート７からＮ型トランジスタ９のゲートへ入力され
る。
【００１５】次に動作状態について説明する。
【００１６】状態１
Ｔ１及びＴ２の論理値を共に０にする。この時、Ｘ，Ｇ
の論理値にかかわらず、Ｐ型トランジスタ８，Ｎ型トラ
ンジスタ９は共にオフ状態となる。すなわちこの時にＰ
型トランジスタ８及びＮ型トランジスタ９のリーク電流
及び入力バッファ１１の入力リーク電流の電気的テスト
の実施が可能となる。
の論理値にかかわらず、Ｐ型トランジスタ８，Ｎ型トラ
ンジスタ９は共にオフ状態となる。すなわちこの時にＰ
型トランジスタ８及びＮ型トランジスタ９のリーク電流
及び入力バッファ１１の入力リーク電流の電気的テスト
の実施が可能となる。
【００１７】状態２
Ｔ１の論理値を０，Ｔ２の論理値を１にする。この時Ｇ
，Ｘの論理値にかかわらず、Ｐ型トランジスタ８がオン
状態、Ｎ型トランジスタ９がオフ状態となる。すなわち
この時に、Ｐ型トランジスタ８の出力電流の電気的テス
トの実施が可能となる。
，Ｘの論理値にかかわらず、Ｐ型トランジスタ８がオン
状態、Ｎ型トランジスタ９がオフ状態となる。すなわち
この時に、Ｐ型トランジスタ８の出力電流の電気的テス
トの実施が可能となる。
【００１８】状態３
Ｔ１の論理値を１，Ｔ２の論理値を０にする。このとき
Ｘ，Ｇの論理値にかかわらず、Ｐ型トランジスタ８がオ
フ状態、Ｎ型トランジスタ９がオン状態となる。すなわ
ちこの時にＮ型トランジスタ９の出力電流の電気的テス
トの実施が可能となる。
Ｘ，Ｇの論理値にかかわらず、Ｐ型トランジスタ８がオ
フ状態、Ｎ型トランジスタ９がオン状態となる。すなわ
ちこの時にＮ型トランジスタ９の出力電流の電気的テス
トの実施が可能となる。
【００１９】状態４
Ｔ１，Ｔ２の論理値を共に１に固定する。このときＧの
論理値が０の場合、Ｘの論理値により出力が決定され、
Ｇの論理値が１の場合、Ｐ型トランジスタ８，Ｎ型トラ
ンジスタ９が共にオフ状態になる。Ｘ，Ｇの論理値によ
りＰ型トランジスタ８，Ｎ型トランジスタ９の状態が変
化することになり、状態４は、実動作状態を示している
。
論理値が０の場合、Ｘの論理値により出力が決定され、
Ｇの論理値が１の場合、Ｐ型トランジスタ８，Ｎ型トラ
ンジスタ９が共にオフ状態になる。Ｘ，Ｇの論理値によ
りＰ型トランジスタ８，Ｎ型トランジスタ９の状態が変
化することになり、状態４は、実動作状態を示している
。
【００２０】以上、端子が３ステートの時の電気的テス
トも行う場合について説明したが、入出力状態のみの電
気的試験を実施する場合には、Ｇの論理値を０に固定し
ておく。また、本発明は、入力状態又は出力状態又はハ
イインピーダンス状態と実動作状態を設定することを特
徴とし、本実施例に限定されるものではない。
トも行う場合について説明したが、入出力状態のみの電
気的試験を実施する場合には、Ｇの論理値を０に固定し
ておく。また、本発明は、入力状態又は出力状態又はハ
イインピーダンス状態と実動作状態を設定することを特
徴とし、本実施例に限定されるものではない。
【００２１】
【発明の効果】以上詳細に説明した様に、本発明を用い
ることにより、実動作で端子を状態設定することなく、
入出力あるいは３ステート端子の電気的試験が実施可能
となるので、容易に電気的試験を実施でき、また試験時
間を短縮することにより、試験コストの低減が図れる。
ることにより、実動作で端子を状態設定することなく、
入出力あるいは３ステート端子の電気的試験が実施可能
となるので、容易に電気的試験を実施でき、また試験時
間を短縮することにより、試験コストの低減が図れる。
【図１】本発明の一実施例の回路図である。
１ 論理回路
２，３，４，５ アンドゲート
６，７ オアゲート
８ Ｐ型トランジスタ
９ Ｎ型トランジスタ
１０ 入出力双方向端子
１１ 入力バッファ
Claims (1)
- 【請求項１】 複数の入出力端子を有する半導体集積
回路に於いて、テスト信号入力用端子と、該テスト信号
入力用端子より入力されたテスト信号に基づいて、上記
入出力端子の状態を設定するテスト用論理回路とを設け
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114292A JPH04343079A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114292A JPH04343079A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343079A true JPH04343079A (ja) | 1992-11-30 |
Family
ID=14634206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114292A Pending JPH04343079A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343079A (ja) |
-
1991
- 1991-05-20 JP JP3114292A patent/JPH04343079A/ja active Pending
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