JPH0434588Y2 - - Google Patents
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- Publication number
- JPH0434588Y2 JPH0434588Y2 JP14171784U JP14171784U JPH0434588Y2 JP H0434588 Y2 JPH0434588 Y2 JP H0434588Y2 JP 14171784 U JP14171784 U JP 14171784U JP 14171784 U JP14171784 U JP 14171784U JP H0434588 Y2 JPH0434588 Y2 JP H0434588Y2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- mos
- input
- output
- Prior art date
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- Expired
Links
- 230000007257 malfunction Effects 0.000 claims description 13
- 230000002265 prevention Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野」
本考案は、第１のＣ−MOS回路に含まれる論
理ゲートの出力と、入力部に過電圧入力保護回路
を有する、複数の第２のＣ−MOS回路に含まれ
る論理ゲートが接続され、これらＣ−MOS回路
が別系統電源で動作する回路構成に関する。
理ゲートの出力と、入力部に過電圧入力保護回路
を有する、複数の第２のＣ−MOS回路に含まれ
る論理ゲートが接続され、これらＣ−MOS回路
が別系統電源で動作する回路構成に関する。
Ｃ−MOS回路に含まれる論理ゲート（以下、
「ゲート」という。）は、一般に直接に接続され
る。
「ゲート」という。）は、一般に直接に接続され
る。
第２図に示す従来のＣ−MOS回路は、ゲート
１の出力ｂとゲート２の入力ｃとを直接に接続
し、ゲート１の出力ｂとゲート５の入力ｅとを直
接に接続した回路構成からなる。電圧がVDDのゲ
ート１の電源と、電圧がVDDのゲート２の電源
と、電圧がVDDのゲート５の電源とは、別系統の
電源であり、ゲート２，５はその入力部に過電圧
入力保護回路（以下、「保護回路」という。）３を
備えている。この保護回路３を備えた回路を、ゲ
ート５について等価回路で示している。
１の出力ｂとゲート２の入力ｃとを直接に接続
し、ゲート１の出力ｂとゲート５の入力ｅとを直
接に接続した回路構成からなる。電圧がVDDのゲ
ート１の電源と、電圧がVDDのゲート２の電源
と、電圧がVDDのゲート５の電源とは、別系統の
電源であり、ゲート２，５はその入力部に過電圧
入力保護回路（以下、「保護回路」という。）３を
備えている。この保護回路３を備えた回路を、ゲ
ート５について等価回路で示している。
ゲート２の入力に接続された抵抗４およびゲー
トの入力に接続された抵抗７は、Ｃ−MOS回路
相互の接続を外したときに発生するゲートの静電
破壊を防止するための抵抗である。
トの入力に接続された抵抗７は、Ｃ−MOS回路
相互の接続を外したときに発生するゲートの静電
破壊を防止するための抵抗である。
第２図に示すような別系統電源で動作する３つ
のＣ−MOS回路において、今、ゲート１の入力
ａがローレベルのときの動作を説明する。このと
き、ゲート１の出力ｂはハイレベルである。ゲー
ト１の出力ｂがゲート５の入力ｅに直接に接続さ
れているので、ゲート５の入力ｅはハイレベルで
あり出力ｆはローレベルである。同様に、ゲート
１の出力ｂがゲート２の入力ｃに直接に接続され
ているので、ゲート２の入力ｃはハイレベルであ
り出力ｄはローレベルとなる。
のＣ−MOS回路において、今、ゲート１の入力
ａがローレベルのときの動作を説明する。このと
き、ゲート１の出力ｂはハイレベルである。ゲー
ト１の出力ｂがゲート５の入力ｅに直接に接続さ
れているので、ゲート５の入力ｅはハイレベルで
あり出力ｆはローレベルである。同様に、ゲート
１の出力ｂがゲート２の入力ｃに直接に接続され
ているので、ゲート２の入力ｃはハイレベルであ
り出力ｄはローレベルとなる。
ここで、仮にゲート５の電源電圧VDDが0Vに落
ちたとすると、ゲート１の出力電流は保護回路３
を介してVDDラインに流れ、ハイレベルであつた
ゲート１の出力ｂの電位は低下する。
ちたとすると、ゲート１の出力電流は保護回路３
を介してVDDラインに流れ、ハイレベルであつた
ゲート１の出力ｂの電位は低下する。
このようにゲート５の電源電圧が0Vに落ちた
場合、ゲート１の出力ｂの電位に影響を与え、こ
の出力ｂの電位がゲート２のスレシヨルド電圧よ
りも低くなると、ゲート２の出力ｄはハイレベル
になるという誤動作を起こしてしまう欠点があつ
た。
場合、ゲート１の出力ｂの電位に影響を与え、こ
の出力ｂの電位がゲート２のスレシヨルド電圧よ
りも低くなると、ゲート２の出力ｄはハイレベル
になるという誤動作を起こしてしまう欠点があつ
た。
１つのゲートと負荷となる複数のゲートとが直
接に接続され、これらのゲートが別系統電源で動
作する回路構成においては、負荷となる１つのゲ
ートの電源電圧が0Vに落ちたとき、その電源に
より動作する負荷ゲートだけでなく、電源電圧が
正常な他の負荷ゲートにも誤動作を起こさせると
いう問題点があつた。
接に接続され、これらのゲートが別系統電源で動
作する回路構成においては、負荷となる１つのゲ
ートの電源電圧が0Vに落ちたとき、その電源に
より動作する負荷ゲートだけでなく、電源電圧が
正常な他の負荷ゲートにも誤動作を起こさせると
いう問題点があつた。
本考案は、この問題点を解決する誤動作防止回
路を提供することを目的とする。
路を提供することを目的とする。
本考案によれば、論理ゲートを含む第１のＣ−
MOS回路の出力に、入力部に過電圧入力保護回
路を有する論理ゲートを含む複数の第２のＣ−
MOS回路が並列に接続され、該第２のＣ−MOS
回路をそれぞれ別系統の電源で動作させる回路の
誤動作防止回路において、第２のＣ−MOS回路
の過電圧入力保護回路にそれぞれ抵抗素子を直列
に接続し、第１のＣ−MOS回路の論理ゲートの
出力がハイレベルの時にいずれかの第２のＣ−
MOS回路の電源電圧が0Vに落ちたときにも、電
源電圧が落ちていない他の第２のＣ−MOS回路
に含まれる論理ゲートの入力電圧を該論理ゲート
の入力スレシヨルド電圧より高くなるよう保持し
ておくことを特徴とする誤動作防止回路が得られ
る。
MOS回路の出力に、入力部に過電圧入力保護回
路を有する論理ゲートを含む複数の第２のＣ−
MOS回路が並列に接続され、該第２のＣ−MOS
回路をそれぞれ別系統の電源で動作させる回路の
誤動作防止回路において、第２のＣ−MOS回路
の過電圧入力保護回路にそれぞれ抵抗素子を直列
に接続し、第１のＣ−MOS回路の論理ゲートの
出力がハイレベルの時にいずれかの第２のＣ−
MOS回路の電源電圧が0Vに落ちたときにも、電
源電圧が落ちていない他の第２のＣ−MOS回路
に含まれる論理ゲートの入力電圧を該論理ゲート
の入力スレシヨルド電圧より高くなるよう保持し
ておくことを特徴とする誤動作防止回路が得られ
る。
本考案の実施例を図面により説明する。
第１図は、本考案の一実施例の誤動作防止回路
を備えた、別系統電源で動作するＣ−MOS回路
の回路図である。
を備えた、別系統電源で動作するＣ−MOS回路
の回路図である。
第１図に示す本考案による誤動作防止回路を備
えるＣ−MOS回路が第２図に示す従来のＣ−
MOS回路と相異する構成は、ゲート１とゲート
２とを抵抗６を介して接続し、ゲート１とゲート
５とを抵抗８を介して接続した構成である。この
場合、抵抗６ならびに８の抵抗値は次のように選
ばれる。すなわち、抵抗６によつて降下したゲー
ト１の出力ｂの電位VOH・R4／（R4＋R6）、（VOH
はゲート１のハイレベルの出力電圧、R4，R6は
それぞれ抵抗４，６の抵抗値）が、ゲート５の電
源電圧VDDが0Vに落ちた場合に、ゲート２の入力
ｃのスレシヨルド電圧Vth2より高くなるように
抵抗６の抵抗値R6が選ばれる。
えるＣ−MOS回路が第２図に示す従来のＣ−
MOS回路と相異する構成は、ゲート１とゲート
２とを抵抗６を介して接続し、ゲート１とゲート
５とを抵抗８を介して接続した構成である。この
場合、抵抗６ならびに８の抵抗値は次のように選
ばれる。すなわち、抵抗６によつて降下したゲー
ト１の出力ｂの電位VOH・R4／（R4＋R6）、（VOH
はゲート１のハイレベルの出力電圧、R4，R6は
それぞれ抵抗４，６の抵抗値）が、ゲート５の電
源電圧VDDが0Vに落ちた場合に、ゲート２の入力
ｃのスレシヨルド電圧Vth2より高くなるように
抵抗６の抵抗値R6が選ばれる。
同様にゲート２の電源電圧VDDが0Vに落ちた場
合に抵抗８によつて降下したゲート１の出力ｂの
電位VOH・R7／（R7＋R8）、（R7，R8はそれぞれ
抵抗７，８の抵抗値）が、ゲート５の入力ｅのス
レシヨルド電圧Vth5より高くなるように抵抗８
の抵抗値R8を選ぶ。
合に抵抗８によつて降下したゲート１の出力ｂの
電位VOH・R7／（R7＋R8）、（R7，R8はそれぞれ
抵抗７，８の抵抗値）が、ゲート５の入力ｅのス
レシヨルド電圧Vth5より高くなるように抵抗８
の抵抗値R8を選ぶ。
つぎに、本実施例の誤動作防止回路の動作を、
その効果とともに説明する。
その効果とともに説明する。
ゲート５の電源電圧VDDが0Vに落ちた場合、ゲ
ート１の出力ｂから抵抗８および保護回路３を介
してVDDラインに電流が流れる。この時ゲート１
の出力ｂの電圧は、抵抗８の電圧降下および保護
回路３の順電圧によつて0Vに対して高くなる。
ート１の出力ｂから抵抗８および保護回路３を介
してVDDラインに電流が流れる。この時ゲート１
の出力ｂの電圧は、抵抗８の電圧降下および保護
回路３の順電圧によつて0Vに対して高くなる。
このゲート１の出力ｂの電圧がゲート２の入力
ｃのスレシヨルド電圧Vth2より高くなるように、
ゲート１とゲート２との間に配設される抵抗６の
値を選んでいるので、ゲート２の入力ｃはハイレ
ベルに保たれ、出力ｄの反転という誤動作が防止
される。
ｃのスレシヨルド電圧Vth2より高くなるように、
ゲート１とゲート２との間に配設される抵抗６の
値を選んでいるので、ゲート２の入力ｃはハイレ
ベルに保たれ、出力ｄの反転という誤動作が防止
される。
同様にして、ゲート１の出力ｂの電圧がゲート
５の入力ｅのスレシヨルド電圧Vth5より高くな
るように、ゲート１とゲート５との間に配設され
る抵抗８の値を選んでいるので、ゲート５の入力
ｅはハイレベルに保たれ、出力ｆの反転という誤
動作が防止される。
５の入力ｅのスレシヨルド電圧Vth5より高くな
るように、ゲート１とゲート５との間に配設され
る抵抗８の値を選んでいるので、ゲート５の入力
ｅはハイレベルに保たれ、出力ｆの反転という誤
動作が防止される。
本考案によれば、別系統電源で動作する複数の
Ｃ−MOS回路において、負荷となる一つのゲー
トの電源が0Vに落ちた場合に他の負荷となるゲ
ートが誤動作するのを防ぐことができる。
Ｃ−MOS回路において、負荷となる一つのゲー
トの電源が0Vに落ちた場合に他の負荷となるゲ
ートが誤動作するのを防ぐことができる。
第１図は、本考案の一実施例の誤動作防止回路
を備えた、別系統電源で動作するＣ−MOS回路
の回路図、第２図は、従来の別系統電源で動作す
るＣ−MOS回路の回路図である。 １，２，５……Ｃ−MOS回路に含まれる論理
ゲート（ゲート）、３……過電圧入力保護回路、
４，７……ゲートの静電破壊防止抵抗、６，８…
…直列抵抗、ａ……ゲート１の入力、ｂ……ゲー
ト１の出力、ｃ……ゲート２の入力、ｄ……ゲー
ト２の出力、ｅ……ゲート５の入力、ｆ……ゲー
ト５の出力。
を備えた、別系統電源で動作するＣ−MOS回路
の回路図、第２図は、従来の別系統電源で動作す
るＣ−MOS回路の回路図である。 １，２，５……Ｃ−MOS回路に含まれる論理
ゲート（ゲート）、３……過電圧入力保護回路、
４，７……ゲートの静電破壊防止抵抗、６，８…
…直列抵抗、ａ……ゲート１の入力、ｂ……ゲー
ト１の出力、ｃ……ゲート２の入力、ｄ……ゲー
ト２の出力、ｅ……ゲート５の入力、ｆ……ゲー
ト５の出力。
Claims (1)
- 論理ゲートを含む第１のＣ−MOS回路の出力
に、入力部に過電圧入力保護回路を有する論理ゲ
ートを含む複数の第２のＣ−MOS回路が並列に
接続され、前記第２のＣ−MOS回路をそれぞれ
別系統の電源で動作させる回路の誤動作防止回路
において、前記第２のＣ−MOS回路の前記過電
圧入力保護回路にそれぞれ抵抗素子を直列に接続
し、前記第１のＣ−MOS回路の論理ゲートの出
力がハイレベルの時にいずれかの第２のＣ−
MOS回路の電源電圧が0Vに落ちたときにも、電
源電圧が落ちていない他の第２のＣ−MOS回路
に含まれる論理ゲートの入力電圧を該論理ゲート
の入力スレシヨルド電圧より高くなるよう保持し
ておくことを特徴とする誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171784U JPH0434588Y2 (ja) | 1984-09-19 | 1984-09-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171784U JPH0434588Y2 (ja) | 1984-09-19 | 1984-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157717U JPS6157717U (ja) | 1986-04-18 |
| JPH0434588Y2 true JPH0434588Y2 (ja) | 1992-08-18 |
Family
ID=30700055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14171784U Expired JPH0434588Y2 (ja) | 1984-09-19 | 1984-09-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434588Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2583338Y2 (ja) * | 1992-08-25 | 1998-10-22 | 日本電気ホームエレクトロニクス株式会社 | 電子回路故障診断装置 |
-
1984
- 1984-09-19 JP JP14171784U patent/JPH0434588Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6157717U (ja) | 1986-04-18 |
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