JPH04345991A - 半導体記憶装置及び並列計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置さらに
は複数系統の入出力ポートを有する半導体記憶装置、及
びそれを備えた並列計算機システムに関する。

【０００２】

【従来の技術】従来の並列計算機システムは、例えば電
子情報通信学会論文誌（Ｄ　　Ｖｏｌ．Ｊ７１−Ｄ　　
Ｎｏ．１０　　ＰＰ．１９２１−１９３０　　１９８８
年１０月）にも記載されているように、図１４に示され
るようなノードスイッチ型のバス構成が採用されていた
。図１４に示されるシステムは、システムブロックＡ１
及びシステムブロックＢ２とを有する。システムブロッ
クＡ１とシステムブロックＢ１とは互いに同一構成とさ
れ、以下のように形成される。バスＢＵＳ１５は、バス
スイッチＳＷ７によりバスＢＵＳ１３とバスＢＵＳ１４
とに選択的に結合とされ、バスＢＵＳ１３は、バススイ
ッチＳＷ５によりバスＢＵＳ９とバスＢＵＳ１０とに選
択的に結合可能とされる。バスＢＵＳ９は、バススイッ
チＳＷ１によりバスＢＵＳ１とバスＢＵＳ５とに選択的
に結合可能とされる。バスＢＵ２には中央処理装置（Ｃ
ＰＵと略記する）１が結合され、バスＢＵＳ５にはロー
カルメモリ５が結合される。また、バスＢＵＳ１０は、
バススイッチＳＷ２によりバスＢＵＳ２とバスＢＵＳ６
とに選択的に結合可能とされる。バスＢＵＳ２にはＣＰ
Ｕ２が結合され、バスＢＵＳ６にはローカルメモリ６が
結合される。さらに、上記バスＢＵＳ１４は、バススイ
ッチＳＷ６によりバスＢＵＳ１１とバスＢＵＳ１２とに
選択的に結合可能とされ、バスＢＵＳ１１は、バススイ
ッチＳＷ３によりバスＢＵＳ３とバスＢＵＳ７とに選択
的に結合可能とされる。バスＢＵＳ３にはＣＰＵ３が結
合され、バスＢＵＳ７にはローカルメモリ７が結合され
る。 また、バスＢＵＳ１２は、バススイッチＳＷ４によりバ
スＢＵＳ４とバスＢＵＳ８とに選択的に結合可能とされ
る。バスＢＵＳ４にはＣＰＵ４が結合され、バスＢＵＳ
８にはローカルメモリ８が結合される。

【０００３】上記の構成において、ＣＰＵ２によってロ
ーカルメモリ５がアクセスされる場合、バス選択スイッ
チＳＷ１，ＳＷ５，ＳＷ２のバス選択機能により、図１
５において黒塗りで示されるようなアクセスルートが形
成され、そのようなアクセスルートによりＣＰＵ２によ
るローカルメモリ５のアクセスが可能とされる。

【０００４】また、ＣＰＵ３によってローカルメモリ５
がアクセスされる場合、バス選択スイッチＳＷ１，ＳＷ
５，ＳＷ７，ＳＷ６，ＳＷ３のバス選択機能により、図
１６において、黒塗りで示されるようなアクセスルート
が形成され、そのようなアクセスルートにより、ＣＰＵ
３によるローカルメモリ５のアクセスが可能とされる。

【０００５】

【発明が解決しようとする課題】上記のようにＣＰＵ２
によってローカルメモリ５がアクセスされる場合、バス
選択スイッチＳＷ１，ＳＷ５，ＳＷ２のバス選択機能に
より、図１５において黒塗りで示されるようなアクセス
ルートが形成されるが、その場合において、バスＢＵＳ
５，バスＢＵＳ９，バスＢＵＳ１０，バスＢＵＳ２は、
ＣＰＵ２によって占有されるため、ローカルメモリ５は
、ＣＰＵ２以外からのアクセスは不可能とされる。また
、その場合においてＣＰＵ１及びローカルメモリ６は孤
立状態とされるので、ＣＰＵ１は、いずれのローカルメ
モリ５乃至８をもアクセスすることができず、そして全
てのＣＰＵ１乃至４においてローカルメモリ６のアクセ
スは不可能とされる。さらに、ＣＰＵ３によってローカ
ルメモリ５がアクセスされる場合、バス選択スイッチＳ
Ｗ１，ＳＷ５，ＳＷ７，ＳＷ６，ＳＷ３のバス選択機能
により、図１６において、黒塗りで示されるようなアク
セスルートが形成されるが、その場合において、バスＢ
ＵＳ５，バスＢＵＳ９，バスＢＵＳ１３，バスＢＵＳ１
４，バスＢＵＳ１１，バスＢＵＳ３が、ＣＰＵ３よって
占有されるため、ローカルメモリ５は、ＣＰＵ２以外か
らのアクセスは不可能とされる。また、その場合におい
て全てのＣＰＵ１乃至４においてローカルメモリ７のア
クセスは不可能とされる。さらに、ローカルメモリ６は
ＣＰＵ２以外アクセス不可能とされ、ローカルメモリ８
はＣＰＵ４以外アクセス不可能とされる。そしてその場
合において、ＣＰＵ１は、いずれのローカルメモリ５乃
至８をもアクセスすることができず、ＣＰＵ２は、ロー
カルメモリ６以外のアクセスが不可能とされ、ＣＰＵ４
は、ローカルメモリ４以外のアクセスが不可能とされる
。

【０００６】このように従来の並列計算機システムにお
いては、バススイッチＳＷ５やＳＷ６などを介してロー
カルメモリがアクセスされる場合、多くの共通バスが占
有されることによってバスネックを生じ、円滑な並列計
算処理が困難とされるので、必然的にバスサイクルが増
大され、そのことが、並列計算機システムのスループッ
トの向上を阻害する主たる要因とされるのが、本発明者
によって見いだされた。

【０００７】本発明の目的は、並列計算機システムのス
ループットの向上を図ることができる技術を提供するこ
とにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、それぞれ個別的にメモリセルア
レイのランダムアクセスが可能とされる少なくとも３系
統の入出力ポートと、任意の入出力ポート相互の内部結
合により入出力ポート間のスルー状態を選択的に形成可
能なポート制御回路とを含んで半導体記憶装置を構成し
、またそのような半導体記憶装置を含んで並列計算機シ
ステムを形成するものである。このとき、上記ポート制
御回路は、アドレス信号の伝達路切換えを双方向スイッ
チや、アドレス信号、データ及びコントロール信号の伝
達路切換えを行うマルチプレクサ群を含んで形成するこ
とができる。

【００１１】

【作用】上記した手段によれば、上記ポート制御回路は
、それぞれ個別的にメモリセルアレイのランダムアクセ
スが可能とされる少なくとも３系統の入出力ポートのう
ち、任意の入出力ポート相互の内部結合により入出力ポ
ート間のスルー状態を選択的に形成可能とし、このこと
が、並列計算機システムにおけるバスネックを排除し、
システムスループットを向上させるように作用する。

【００１２】

【実施例】図１には本発明の一実施例に係るトリプルポ
ートメモリが示される。

【００１３】同図に示されるトリプルポートメモリは、
特に制限されないが、公知の半導体集積回路製造技術に
よりシリコン基板などの一つの半導体基板に、スタティ
ックＲＡＭ（ランダム・アクセス・メモリ）として形成
され、ポート■、ポート■、ポート■で示されるように
３系統の入出力ポートを有する。各ポート■，■，■は
それぞれアドレス入出力端子と、データ入出力端子と、
コントロール入出力端子とを含み、メモリ部ＭＲＹの個
別的なランダムアクセスが可能とされる。各ポート■，
■，■から入出力可能とされるアドレス信号、データ、
コントロール信号は複数ビット構成とされる。尚、本実
施例では、コントロール信号としてリード・ライト信号
Ｒ／Ｗ＊（＊はローアクティブ又は信号反転を意味する
）が代表的に示される。

【００１４】メモリ部ＭＲＹは、後に詳述するように、
複数のスタティック型メモリセルをアレイ状に配列して
成るメモリセルアレイ２１と、それの周辺回路として代
表的に示される３系統のデコーダ２２Ａ，２２Ｂ，２２
Ｃとを含む。この３系統のデコーダ２２Ａ，２２Ｂ，２
２Ｃは、３系統の入出力ポート■，■，■に対応され、
それぞれ上記メモリセルアレイ２１のＸアドレスをデコ
ードするＸデコーダと、ＹアドレスをデコードするＹデ
コーダとが含まれる。

【００１５】さらに本実施例では、上記３系統の入出力
ポート■，■，■のうち任意の入出力ポート相互の内部
結合により入出力ポート間のスルー状態（信号がそのま
ま通り抜ける状態）の形成を可能とするため、１個の双
方向スイッチ２４と、７個のマルチプレクサ２３Ａ乃至
２３Ｇとが設けられる。

【００１６】マルチプレクサ２３Ａは、ポート■からの
入力アドレスを、デコーダ２２Ａ及びポート■のアドレ
ス入出力端子、又はデコーダ２２Ｂ及びポート■のアド
レス入出力端子、あるいはデコーダ２２Ｃに選択的に伝
達する機能と、ポート■のアドレス入出力端子又はポー
ト■のアドレス入出力端子からの入力アドレスを選択的
にポート■のアドレス入出力端子に伝達する機能とを有
する。

【００１７】マルチプレクサ２３Ｂは、ポート■からの
入力データを、メモリ部ＭＲＹのデータ入出力端子、又
はマルチプレクサ２３Ｄ、あるいはマルチプレクサ２３
Ｃに選択的に伝達する機能と、マルチプレクサ２３Ｄか
らのデータ、メモリ部ＭＲＹの出力データ、あるいはマ
ルチプレクサ２３Ｃからのデータを、ポート■のデータ
入出力端子に選択的に伝達する機能とを有する。

【００１８】マルチプレクサ２３Ｃは、ポート■からの
入力データを、マルチプレクサ２３Ｄ、又はメモリ部Ｍ
ＲＹ、あるいはマルチプレクサ２３Ｂに選択的に伝達す
る機能と、マルチプレクサ２３Ｄからのデータ、又はメ
モリ部ＭＲＹの出力データ、あるいはマルチプレクサ２
３Ｂからのデータを、ポート■のデータ入出力端子に選
択的に伝達する機能とを有する。

【００１９】マルチプレクサ２３Ｄは、ポート■からの
入力データを、マルチプレクサ２３Ｃ、又はマルチプレ
クサ２３Ｂ、あるいはメモリ部ＭＲＹに選択的に伝達す
る機能と、マルチプレクサ２３Ｃからのデータ、又はマ
ルチプレクサ２３Ｂからのデータ、あるいはメモリ部Ｍ
ＲＹの出力データを、ポート■のデータ入出力端子に選
択的に伝達する機能とを有する。

【００２０】マルチプレクサ２３Ｅは、ポート■からの
入力リード・ライト信号Ｒ／Ｗ＊を、マルチプレクサ２
３Ｆ、又はマルチプレクサ２３Ｇに選択的に伝達する機
能と、マルチプレクサ２３Ｆからのリード・ライト信号
Ｒ／Ｗ＊、又はマルチプレクサ２３Ｇからのリード・ラ
イト信号Ｒ／Ｗ＊をポート■に選択的に伝達する機能と
を有する。

【００２１】マルチプレクサ２３Ｆは、ポート■からの
入力リード・ライト信号Ｒ／Ｗ＊を、マルチプレクサ２
３Ｅ、又はマルチプレクサ２３Ｇに選択的に伝達する機
能と、マルチプレクサ２３Ｅからのリード・ライト信号
Ｒ／Ｗ＊、又はマルチプレクサ２３Ｇからのリード・ラ
イト信号Ｒ／Ｗ＊をポート■に選択的に伝達する機能と
を有する。

【００２２】マルチプレクサ２３Ｇは、ポート■からの
入力リード・ライト信号Ｒ／Ｗ＊を、マルチプレクサ２
３Ｅ、又はマルチプレクサ２３Ｆに選択的に伝達する機
能と、マルチプレクサ２３Ｅからのリード・ライト信号
Ｒ／Ｗ＊、又はマルチプレクサ２３Ｆからのリード・ラ
イト信号Ｒ／Ｗ＊をポート■に選択的に伝達する機能と
を有する。

【００２３】双方向スイッチ２４は、オンされることに
より、ポート■からの入力アドレス信号をポート■に伝
達し、また、ポート■からの入力アドレス信号をポート
■に伝達する機能を有する。

【００２４】さらに本実施例では、上記マルチプレクサ
２３Ａ乃至２３Ｇや双方向スイッチ２４の状態に拘らず
、ポート■、ポート■、ポート■からの入力リード・ラ
イト信号Ｒ／Ｗ＊がメモリ部ＭＲＹに伝達されるように
なっている。

【００２５】図８には上記メモリ部ＭＲＹの構成例が示
される。

【００２６】メモリセルアレイ２１を形成する複数のメ
モリセルは、特に制限されないが、高集積化、高速化に
適した抵抗負荷形メモリセルが適用される。すなわち、
図８において複数のメモリセルのうちの一つが代表的に
示され、また、その部分が図９において拡大して示され
るように、高電位側電源Ｖｄｄに結合された駆動ＭＯＳ
ＦＥＴには抵抗Ｒ１，Ｒ２が結合され、この抵抗Ｒ１，
Ｒ２を介して高電位側電源Ｖｄｄが印加される。本実施
例ではトリプルポートとされ、各ポートからの個別的な
メモリアクセスを可能とするため、３系統の転送ＭＯＳ
ＦＥＴＱ１，Ｑ２、Ｑ３，Ｑ４、Ｑ５，Ｑ６、が設けら
れ、さらに３系統のワード線ＷＬ１，ＷＬ２，ＷＬ３、
及び３系統の相補データ線ＤＬ１，ＤＬ１＊、ＤＬ２，
ＤＬ２＊、ＤＬ３，ＤＬ３＊がそれに結合される。

【００２７】メモリセルアレイ２１のＸアドレス信号を
デコードするＸアドレスデコーダは、上記３系統のポー
ト■，■，■に対応して配置されたポート■用Ｘデコー
ダ２２ＡＸ、ポート■用Ｘデコーダ２２ＢＸ、及びポー
ト■用Ｘデコーダ２２ＣＸを含む。そのような対応配置
により、ポート■から入力されたＸアドレス信号はポー
ト■用Ｘデコーダ２２ＡＸによりデコードされ、ポート
■から入力されたＸアドレス信号はポート■用Ｘデコー
ダ２２ＢＸによりデコードされ、ポート■から入力され
たＸアドレス信号はポート■用Ｘデコーダ２２ＣＸによ
りデコードされる。そのデコード出力は、図示されない
ワード線駆動回路に入力され、上記デコード出力に基づ
いて対応するワード線が選択レベルに駆動される。その
ようなワード線選択により該当する転送ＭＯＳＦＥＴが
オンされ、相補データ線ＤＬ１，ＤＬ１＊乃至ＤＬ３，
ＤＬ３＊を介して上記メモリセルへのデータ書込み、又
は読出しが可能とされる。

【００２８】上記相補データ線ＤＬ１，ＤＬ１＊乃至Ｄ
Ｌ３，ＤＬ３＊には、それに対応して配置された選択ス
イッチＭＯＳＦＥＴＱ９乃至Ｑ１４を含むカラム選択回
路や図示されない負荷ＭＯＳＦＥＴが結合される。この
カラム選択回路は、メモリセルアレイ２１のＹアドレス
信号をデコードするＹアドレスデコーダの出力に基づい
て駆動される。このＹアドレスデコーダは、上記Ｘアド
レスデコーダと同様に上記３系統のポート■，■，■に
対応して配置されたポート■用Ｙデコーダ２２ＡＹ、ポ
ート■用Ｙデコーダ２２ＢＹ、及びポート■用Ｙデコー
ダ２２ＣＹを含む。ポート■から入力されたＹアドレス
はポート■用Ｙデコーダ２２ＡＹによってデコードされ
、そのデコード出力に基づいて上記スイッチＭＯＳＦＥ
ＴＱ１１，Ｑ１２のオン／オフ動作が制御される。ポー
ト■から入力されたＹアドレスはポート■用Ｙデコーダ
２２ＢＹによってデコードされ、そのデコード出力に基
づいて上記スイッチＭＯＳＦＥＴＱ１０，，Ｑ１３のオ
ン／オフ動作が制御される。また、ポート■から入力さ
れたＹアドレスはポート■用Ｙデコーダ２２ＣＹによっ
てデコードされ、そのデコード出力に基づいて上記スイ
ッチＭＯＳＦＥＴＱ９，Ｑ１４のオン／オフ動作が制御
される。

【００２９】さらに、上記ポート■，■，■に対応して
３系統のポート■用センスアンプ＆書き込み回路２５Ａ
、ポート■用センスアンプ＆書き込み回路２５Ｂ、ポー
ト■用センスアンプ＆書き込み回路２５Ｃが配置される
。メモリセルアレイ２１からのデータ読出しは、各回路
２５Ａ，２５Ｂ，２５Ｃ内のセンスアンプを介して、ま
た、メモリセル２１へのデータ書き込みは各回路２５Ａ
，２５Ｂ，２５Ｃ内の書き込み回路を介して行われる。 この３系統のポート■用センスアンプ＆書き込み回路２
５Ａ、ポート■用センスアンプ＆書き込み回路２５Ｂ、
ポート■用センスアンプ＆書き込み回路２５Ｃの入出力
端子が、上記メモリ部ＭＲＹのデータ入出力部とされる
。尚、図１３では省略されているが、実際には図示され
ないコントローラが配置され、上記リード・ライト信号
Ｒ／Ｗ＊やその他のコントロール信号に基づいてメモリ
部ＭＲＹの動作制御が行われる。

【００３０】図１０には図９において破線で囲まれた部
分のレイアウト例が示される。

【００３１】図１０において、７０は高濃度半導体領域
であり、この高濃度半導体領域７０には、コンタクトホ
ールＣＨによってデータ線ＤＬ１，ＤＬ２，ＤＬ３が結
合される。このデータ線ＤＬ１，ＤＬ２，ＤＬ３はアル
ミニウム配線層とされる。そしてこのデータ線ＤＬ１，
ＤＬ２，ＤＬ３と交差するようにワード線ＷＬ１，ＷＬ
２，ＷＬ３が形成される。ワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３はポリシリコン層とされる。ワード線ＷＬ１には、
ワード線ＷＬ２，ＷＬ３を迂回するためスルーホールＴ
Ｈによって結合された配線層７１が形成され、この配線
層７１の延在端部と上記高濃度半導体領域７０との交差
箇所にＭＯＳＦＥＴＱ１が形成される。また、ワード線
ＷＬ２には、ワード線ＷＬ３を迂回するためスルーホー
ルＴＨによって結合された配線層７２が形成され、この
配線層７２の延在端部と上記高濃度半導体領域７０との
交差箇所にＭＯＳＦＥＴＱ３が形成される。さらに、ワ
ード線ＷＬ３には、配線層７３が延在形成され、この配
線層７３の延在端部と上記高濃度半導体領域７０との交
差箇所にＭＯＳＦＥＴＱ５が形成される。

【００３２】図２には、上記のように形成されたトリプ
ルポートメモリの適用例として、当該メモリを含む並列
計算機システムが示される。

【００３３】システムブロックＡ２とシステムブロック
Ｂ２とは互いに同一構成とされ、以下のように形成され
る。バスＢＵＳ１７は、トリプルポートメモリ１１を介
してバスＢＵＳ１５とバスＢＵＳ１６とに結合される。 バスＢＵＳ１５は、トリプルポートメモリ９を介してバ
スＢＵＳ１１とバスＢＵＳ１２とに結合される。バスＢ
ＵＳ１１には中央処理装置（ＣＰＵと略記する）１が結
合され、バスＢＵＳ１２にはＣＰＵ２が結合される。ま
た、バスＢＵＳ１６は、トリプルポートメモリ１０を介
してバスＢＵＳ１３とバスＢＵＳ１４とに結合される。 バスＢＵＳ１３にはＣＰＵ３が結合され、バスＢＵＳ１
４にはＣＰＵ４が結合される。ここで、上記トリプルポ
ートメモリ９，１０，１１は同一構成とされ、図１に示
されるメモリが適用され、その場合において、バスとの
結合はポート■，■，■が使用される。尚、上記バスＢ
ＵＳ１１乃至バスＢＵＳ１７には、アドレスバス、デー
タバス、コントロールバスが含まれる。

【００３４】例えば上記トリプルポートメモリ９は、従
来システム（図１４参照）におけるローカルメモリ５，
６の機能と、バススイッチＳＷ１，ＳＷ５，ＳＷ２の機
能とを含み、特に制限されないが、図１１に示されるよ
うにアドレス割付けされる。すなわち、共通領域、第１
メモリ領域、第２メモリ領域が形成され、共通領域は、
本実施例システムに含まれる全てのＣＰＵが自由にアク
セス可能な領域とされ、第１メモリ領域及び第２メモリ
領域はそれぞれＣＰＵ１及びＣＰＵ２によって占有され
る領域とされる。

【００３５】上記の構成において、ＣＰＵ２によるトリ
プルポートメモリ９のリードアクセス、ＣＰＵ１による
トリプルポートメモリ１０のリードアクセス、ＣＰＵ３
によるトリプルメモリ１０のライトアクセス、ＣＰＵ４
によるトリプルメモリ１０のライトアクセス、システム
ブロックＢ２に含まれるＣＰＵによるトリプルポートメ
モリ１１のリードアクセス、が並列的に行われる場合に
ついて説明する。

【００３６】ＣＰＵ２によってトリプルポートメモリ９
がリードアクセスされる場合、図３において黒塗りで示
されるようなアクセスルートが使用され、リード・ライ
ト信号Ｒ／Ｗ＊のハイレベル状態、及びアドレス信号が
ＣＰＵ２からトリプルポートメモリ９に伝達される。ト
リプルポートメモリ９におけるポート■のコントロール
入力端子から入力されたリード・ライト信号Ｒ／Ｗ＊の
ハイレベル状態は、メモリ部ＭＲＹに伝達され、当該メ
モリ部ＭＲＹ内の図示されないコントローラに入力され
、それにより、当該メモリのリード制御が行われる。 また、ポート■のアドレス入力端子から入力されたアド
レス信号がデコーダ２２Ｂに伝達され、このデコーダ２
２Ｂのデコード出力に基づいてメモリ部ＭＲＹから読出
されたデータがマルチプレクサ２３Ｂを介してポート■
のデータ入出力端子に伝達され、当該端子を介してＣＰ
Ｕ２に伝達される。尚、この場合、トリプルポートメモ
リ９内の双方向スイッチ２４はオフ状態とされポート■
へのアドレス送出が阻止される。

【００３７】上記のような、ＣＰＵ２によるトリプルポ
ートメモリ９のリードアクセスにおいて、トリプルポー
トメモリ９におけるポート■，■は未使用状態とされる
ため、以下のようなＣＰＵ１によるトリプルポートメモ
リ１０のリードアクセスが可能とされる。ＣＰＵ１によ
ってトリプルポートメモリ１０がリードアクセスされる
場合、図４において黒塗りで示されるようなアクセスル
ートが使用され、トリプルメモリ９ではポート■と■と
がスルー状態とされ、，トリプルメモリ１１ではポート
■と■とがスルー状態とされる。そのような状態で、リ
ード・ライト信号Ｒ／Ｗ＊のハイレベル状態、及びアド
レス信号がＣＰＵ１からトリプルポートメモリ１０に伝
達される。すなわち、リード・ライト信号Ｒ／Ｗ＊のハ
イレベル状態は、トリプルメモリ９のポート■から入力
され、マルチプレクサ２３Ｅ、マルチプレクサ２３Ｇを
介してポート■から出力される。そしてバスＢＵＳ１５
を介してトリプルポートメモリ１１のポート■に入力さ
れる。トリプルポートメモリ１１では、上記ポート■か
ら入力されたリード・ライト信号Ｒ／Ｗ＊のハイレベル
状態が、マルチプレクサ２３Ｅ，２３Ｆを介してポート
■に伝達され、さらにバスＢＵＳ１６を介してトリプル
ポートメモリ１０のポート■に入力され、このトリプル
ポートメモリ１０内の図示されないコントローラに入力
され、それにより、当該メモリのリード制御が行われる
。また、ＣＰＵ１からのアドレス信号は、トリプルメモ
リ９のポート■から入力され、マルチプレクサ２３Ａを
介してポート■から出力される。そしてバスＢＵＳ１５
を介してトリプルポートメモリ１１のポート■に入力さ
れる。このとき、トリプルポートメモリ１１では双方向
スイッチ２４がオン状態とされ、それにより、上記ポー
ト■からの入力アドレスがポート■に伝達され、さらに
バスＢＵＳ１６を介してトリプルポートメモリ１０のポ
ート■に入力される。このトリプルポートメモリ１０に
おいては、上記ポート■からの入力アドレス信号がマル
チプレクサ２３Ａを介してデコーダ２２Ｃに入力され、
そのデコード結果に基づいてメモリセルアレイ２１から
所望のデータが出力される。この読出しデータは、トリ
プルポートメモリ１０内のマルチプレクサ２３Ｄを介し
てポート■から出力され、バスＢＵＳ１６を介してトリ
プルポートメモリ１１のポート■に入力される。このト
リプルポートメモリ１１においてポート■からの入力デ
ータは、マルチプレクサ２３Ｂ及びマルチプレクサ２３
Ｃを介してポート■からバスＢＵＳ１５に出力され、ト
リプルポートメモリ９のポート■に入力される。 このトリプルポートメモリ９ではポート■からの入力デ
ータはマルチプレクサ２３Ｄ，２３Ｃを介してポート■
からバスＢＵＳ１１に送出され、それがＣＰＵ１に取り
込まれる。

【００３８】さらに、上記のリードアクセス状態と平行
して、ＣＰＵ３によってトリプルメモリ１０がライトア
クセスされる場合について説明する。この場合、図５に
おいて黒塗りで示されるようなアクセスルートが使用さ
れ、リード・ライト信号Ｒ／Ｗ＊のローレベル状態、及
びアドレス信号がＣＰＵ３からトリプルポートメモリ１
０に伝達される。トリプルポートメモリ１０におけるポ
ート■のコントロール入力端子から入力されたリード・
ライト信号Ｒ／Ｗ＊のローレベル状態は、メモリ部ＭＲ
Ｙに伝達され、当該メモリ部ＭＲＹ内の図示されないコ
ントローラに入力され、それにより、当該メモリのライ
ト制御が行われる。また、ポート■のアドレス入力端子
から入力されたアドレス信号がデコーダ２２Ａに伝達さ
れ、このデコーダ２２Ａのデコード出力に基づいてメモ
リセルアレイ２１へのデータ書込みが可能とされる。 尚、この場合、トリプルメモリ１０内の双方向スイッチ
２４はオフ状態とされポート■へのアドレス送出が阻止
される。

【００３９】次に、上記のようなリードアクセスやライ
トアクセスと平行して、ＣＰＵ４によってトリプルメモ
リ１０がライトアクセスされる場合について説明する。 この場合、図６において黒塗りで示されるようなアクセ
スルートが使用され、リード・ライト信号Ｒ／Ｗ＊のロ
ーレベル状態、及びアドレス信号がＣＰＵ４からトリプ
ルポートメモリ１０に伝達される。トリプルポートメモ
リ１０におけるポート■のコントロール入力端子から入
力されたリード・ライト信号Ｒ／Ｗ＊のローレベル状態
は、メモリ部ＭＲＹに伝達され、当該メモリ部ＭＲＹ内
の図示されないコントローラに入力され、それにより、
当該メモリのライト制御が行われる。また、ポート■の
アドレス入力端子から入力されたアドレス信号がデコー
ダ２２Ｂに伝達され、このデコーダ２２Ｂのデコード出
力に基づいてメモリセルアレイ２１へのデータ書込みが
可能とされる。尚、この場合、トリプルメモリ１０内の
双方向スイッチ２４はオフ状態とされポート■へのアド
レス送出が阻止される。

【００４０】次に、バスＢＵＳ１７が使用されることに
よって、システムブロックＢ２に含まれるＣＰＵによっ
てトリプルポートメモリ１１がリードアクセスされる場
合について説明する。この場合、図７において黒塗りで
示されるようなアクセスルートが使用され、リード・ラ
イト信号Ｒ／Ｗ＊のハイレベル状態、及びアドレス信号
がシステムブロックＢ２内のＣＰＵからバスＢＵＳ１７
を介してトリプルポートメモリ１０に伝達される。トリ
プルポートメモリ１０におけるポート■のコントロール
入力端子から入力されたリード・ライト信号Ｒ／Ｗ＊の
ハイレベル状態は、メモリ部ＭＲＹ内の図示されないコ
ントローラに入力され、それにより、当該メモリのリー
ド制御が行われる。また、ポート■のアドレス入力端子
から入力されたアドレス信号がマルチプレクサ２３Ａを
介してデコーダ２２Ｃに伝達され、このデコーダ２２Ｃ
のデコード出力に基づいてメモリ部ＭＲＹからのデータ
読出しが可能とされる。この場合、読出しデータは、マ
ルチプレクサ２３Ｄを介してポート■よりバスＢＵＳ１
７に出力される。

【００４１】上記のように、ＣＰＵ２によるトリプルポ
ートメモリ９のリードアクセス、ＣＰＵ１によるトリプ
ルポートメモリ１０のリードアクセス、ＣＰＵ３による
トリプルメモリ１０のライトアクセス、ＣＰＵ４による
トリプルメモリ１０のライトアクセス、システムブロッ
クＢ２に含まれるＣＰＵによるトリプルポートメモリ１
１のリードアクセス、の並列実行が可能とされるので、
システムスループットの向上が可能とされる。例えば、
図１４に示される従来システムにおいて、ＣＰＵ２とロ
ーカルメモリ５との間のバスサイクルをｎ（ｎは正の整
数）、ＣＰＵ３とローカルメモリ５との間のバスサイク
ルをｎとすると、その場合の並列アクセスが不可能なた
め、図１２において９０Ａで示されるように２ｎサイク
ル必要とされる。本実施例では上記のバスサイクルに対
応するのはＣＰＵ２とトリプルポートメモリ９との間の
バスサイクル、ＣＰＵ３とトリプルポートメモリ９との
間のバスサイクルであるが、それが並列的に実行可能と
されるので、そのようなバスサイクルは上記の場合の１
／２とされる。つまり処理に要する時間が５０％短縮さ
れる。

【００４２】上記実施例によれば以下の作用効果が得ら
れる。

【００４３】（１）従来システム（図１４参照）におい
てバススイッチＳＷ５やＳＷ６などを介してローカルメ
モリがアクセスされる場合、多くの共通バスが占有され
ることによってバスネックを生じ、円滑な並列計算処理
が困難とされるのに対して、上記実施例においては、マ
ルチプレクサ２３Ａ乃至２３Ｇ及び双方向スイッチ２４
を含んで形成されるポート制御回路が設けられたことに
より、それぞれ個別的にメモリセルアレイのランダムア
クセスが可能とされる少なくとも３系統の入出力ポート
のうち、任意の入出力ポート相互の内部結合により入出
力ポート間のスルー状態が選択的に形成可能とされる。 そのようなトリプルポートメモリを含む並列計算機シス
テムにおいては、バスネックが排除され、それによりシ
ステムスループットが向上される。

【００４４】（２）上記ポート制御回路は、アドレス信
号の伝達路制御を行う双方向スイッチ２４やマルチプレ
クサ２３Ａ、データ及びコントロール信号の伝達路切換
えを行うマルチプレクサ群２３Ｂ乃至２３Ｇを用いるこ
とにより容易に形成することができる。

【００４５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４６】例えば、上記実施例では３系統の入出力ポ
ートを備えたトリプルポートメモリについて説明したが
、４系統以上の入出力ポートを有するマルチポートメモ
リとしても良い。また、図１における双方向スイッチ２
４に代えて、図１３に示されるようにマルチプレクサ２
３Ｈ，２３Ｉを適用することができる。この場合におい
てマルチプレクサ２３Ｈは、ポート■からの入力アドレ
ス信号をマルチプレクサ２３Ａ又は２３Ｉに選択的に伝
達可能とし、また、マルチプレクサ２３Ａ又は２３Ｉか
らのアドレス信号を選択的にポート■に伝達可能とする
。そしてマルチプレクサ２３Ｉは、ポート■からの入力
アドレス信号をマルチプレクサ２３Ａ又は２３Ｈに選択
的に伝達可能とし、また、マルチプレクサ２３Ａ又は２
３Ｈからのアドレス信号を選択的にポート■に伝達可能
とする。このように図１に示される双方向スイッチ２４
に代えて、図１３に示されるようにマルチプレクサ２３
Ｈ，２３Ｉを適用した場合でも、上記実施例と同様の効
果を得ることができる。そして、上記実施例では３系統
のポート■，■，■を有するものについて説明したが、
さらに多くのポート（４系統以上のポート）を設けるよ
うにしても良い。

【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、ダイナミ
ックＲＡＭやその他の半導体記憶装置に適用することが
できる。

【００４８】本発明は、少なくとも複数のポートを含む
条件のものに適用することができる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、ポート制御回路を有することに
より、それぞれ個別的にメモリセルアレイのランダムア
クセスが可能とされる少なくとも３系統の入出力ポート
のうち、任意の入出力ポート相互の内部結合により入出
力ポート間のスルー状態を選択的に形成可能とされ、そ
れによって、並列計算機システムにおけるバスネックが
排除され、システムスループットの向上が可能とされる
。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るトリプルポート
メモリの構成ブロック図である。

【図２】図２は上記トリプルポートメモリを含む並列計
算機システムの構成ブロックである。

【図３】図３は上記並列計算機システムの動作説明図で
ある。

【図４】図４は上記並列計算機システムの動作説明図で
ある。

【図５】図５は上記並列計算機システムの動作説明図で
ある。

【図６】図６は上記並列計算機システムの動作説明図で
ある。

【図７】図７は上記並列計算機システムの動作説明図で
ある。

【図８】図８は図１におけるメモリ部の詳細な構成ブロ
ック図である。

【図９】図９は図８における主要部が拡大されて示され
る回路図である。

【図１０】図１０は図９における主要部のレイアウト例
が示される平面図である。

【図１１】図１１は上記並列計算機システムにおけるト
リプルポートメモリのアドレス割付けの説明図である。

【図１２】図１２は本実施例システムのバスサイクルを
従来例システムと比較するためのタイムチャートである
。

【図１３】図１３はトリプルポートメモリの他の構成例
が示されるブロック図である。

【図１４】図１４は並列計算機システムの従来例が示さ
れるブロック図である。

【図１５】図１５は図１４に示される並列計算機システ
ムの動作説明図である。

【図１６】図１６は図１４に示される並列計算機システ
ムの動作説明図である。

【符号の説明】

１　　ＣＰＵ ２　　ＣＰＵ ３　　ＣＰＵ ４　　ＣＰＵ ９　　トリプルポートメモリ １０　　トリプルポートメモリ １１　　トリプルポートメモリ ２１　　メモリセルアレイ ２２Ａ　　デコーダ ２２Ｂ　　デコーダ ２２Ｃ　　デコーダ ２３Ａ乃至２３Ｉ　　マルチプレクサ ■　　ポート ■　　ポート ■　　ポート ■　　ポート

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　それぞれ個別的にメモリセルアレイの
   ランダムアクセスが可能とされる少なくとも３系統の入
   出力ポートを有する半導体記憶装置であって、任意の入
   出力ポート相互の内部結合により入出力ポート間のスル
   ー状態を選択的に形成可能なポート制御回路を含むこと
   を特徴とする半導体記憶装置。
2. 【請求項２】　　上記ポート制御回路は、アドレス信号
   の伝達路制御を行う双方向スイッチと、アドレス信号、
   データ及びコントロール信号の伝達路切換えを行うマル
   チプレクサ群とを含む請求項１記載の半導体記憶装置。
3. 【請求項３】　　上記ポート制御回路は、アドレス信号
   、データ及びコントロール信号の伝達路切換えを行うマ
   ルチプレクサ群を含む請求項１記載の半導体記憶装置。
4. 【請求項４】　　請求項１，２又は３記載の半導体記憶
   装置を含み、当該半導体記憶装置の入出力ポートを介し
   て複数の中央処理装置が結合されて成る並列計算機シス
   テム。