JPH0146954B2 - - Google Patents
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- JPH0146954B2 JPH0146954B2 JP56177478A JP17747881A JPH0146954B2 JP H0146954 B2 JPH0146954 B2 JP H0146954B2 JP 56177478 A JP56177478 A JP 56177478A JP 17747881 A JP17747881 A JP 17747881A JP H0146954 B2 JPH0146954 B2 JP H0146954B2
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- output
- line
- signal
- sense
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
センス増幅器選択用制御線をセンス増幅器列の
両側に配置した半導体記憶装置の改良に関し、 集積密度の向上と共にセンス増幅器選択速度の
向上等を図ることを目的とし、 各センス増幅器に一対のビツト線を有するセン
ス増幅器列と、センス増幅器列の一側の第１のデ
ータ線及び制御線並びに他側の第２のデータ線及
び制御線と、各ビツト線の信号を対応データ線へ
出力するための複数のゲート素子と、デコード部
並びに第１及び第２の出力部から成るグループ毎
のデコーダとを有し、第１の出力部はデコード部
の出力及び第１の制御線に応答して発生した出力
を隣接センス増幅器間配置の配線を介してグルー
プ内の選択されるべきセンス増幅器のゲート素子
対へ与え、第２の出力部はデコード部の出力及び
第２の制御線に応答して発生した該出力を隣接セ
ンス増幅器間配置の配線を介してグループ内の選
択されるべきセンス増幅器のゲート素子対へ与え
るようにして構成した。
両側に配置した半導体記憶装置の改良に関し、 集積密度の向上と共にセンス増幅器選択速度の
向上等を図ることを目的とし、 各センス増幅器に一対のビツト線を有するセン
ス増幅器列と、センス増幅器列の一側の第１のデ
ータ線及び制御線並びに他側の第２のデータ線及
び制御線と、各ビツト線の信号を対応データ線へ
出力するための複数のゲート素子と、デコード部
並びに第１及び第２の出力部から成るグループ毎
のデコーダとを有し、第１の出力部はデコード部
の出力及び第１の制御線に応答して発生した出力
を隣接センス増幅器間配置の配線を介してグルー
プ内の選択されるべきセンス増幅器のゲート素子
対へ与え、第２の出力部はデコード部の出力及び
第２の制御線に応答して発生した該出力を隣接セ
ンス増幅器間配置の配線を介してグループ内の選
択されるべきセンス増幅器のゲート素子対へ与え
るようにして構成した。
本発明は、センス増幅器選択のための制御線を
センス増幅器列の両側に配置して成る半導体記憶
装置の改良に関する。
センス増幅器列の両側に配置して成る半導体記憶
装置の改良に関する。
半導体記憶装置の高集積回路化に伴い、その集
積回路基板面積の有効利用化が推進されている。
このような趨勢からMOSダイナミツクメモリに
おいては１個のデコーダによつて１個のセンス増
幅器を選択する技法を改めて、１個のデコーダで
２個のセンス増幅器を選択する方式が実用化され
ている。
積回路基板面積の有効利用化が推進されている。
このような趨勢からMOSダイナミツクメモリに
おいては１個のデコーダによつて１個のセンス増
幅器を選択する技法を改めて、１個のデコーダで
２個のセンス増幅器を選択する方式が実用化され
ている。
しかしながら、後者の方式においてもデコーダ
への配線数が多く、デコーダまでの配線距離が長
くなればなるほど、それらに起因するデメリツト
が顕在化する傾向にある。
への配線数が多く、デコーダまでの配線距離が長
くなればなるほど、それらに起因するデメリツト
が顕在化する傾向にある。
従来のセンス増幅器選択回路として第４図及び
第５図に示す如きものがある。第４図は集積回路
基板上のセンス増幅器選択回路のレイアウトを示
す図で、その詳細な回路図は第５図に示されてい
る。第４図レイアウトに付されている参照番号は
第５図の構成要素にも付されている。但し、第４
図にはセンス増幅器が２つ多く示されており、こ
れらにはｃ，ｄが付されている。そして、これら
のセンス増幅器ｃ，ｄにはそれぞれビツト線BL
３Ａ，BL３Ｂ；BL４Ａ，BL４Ｂが接続されて
おり、WL，W′Lはワード線であり、ワード線WL，
W′Lと各ビツト線との間に１トランジスタセルが
接続されている。
第５図に示す如きものがある。第４図は集積回路
基板上のセンス増幅器選択回路のレイアウトを示
す図で、その詳細な回路図は第５図に示されてい
る。第４図レイアウトに付されている参照番号は
第５図の構成要素にも付されている。但し、第４
図にはセンス増幅器が２つ多く示されており、こ
れらにはｃ，ｄが付されている。そして、これら
のセンス増幅器ｃ，ｄにはそれぞれビツト線BL
３Ａ，BL３Ｂ；BL４Ａ，BL４Ｂが接続されて
おり、WL，W′Lはワード線であり、ワード線WL，
W′Lと各ビツト線との間に１トランジスタセルが
接続されている。
第５図の回路においてセンス増幅器ａ，ｂを選
択して対応するビツト線BL１Ａ若しくはBL２
Ａ，BL１Ｂ若しくはBL２Ｂ上の信号をデータ線
DB，に出力させるべく、ゲート素子ｅ及び
ｆのいずれか一方並びにゲート素子ｇ及びｈのい
ずれか一方を選択的に動作させるように構成され
ている。それらのゲート素子の選択的動作のため
には、コラム選択可能表示信号を供給しなければ
ならないが、その供給を為すコラム選択可能表示
線CD０，CD１は各デコーダまで共通に、且つそ
の両側の半導体基板上に重複して形成されてい
る。
択して対応するビツト線BL１Ａ若しくはBL２
Ａ，BL１Ｂ若しくはBL２Ｂ上の信号をデータ線
DB，に出力させるべく、ゲート素子ｅ及び
ｆのいずれか一方並びにゲート素子ｇ及びｈのい
ずれか一方を選択的に動作させるように構成され
ている。それらのゲート素子の選択的動作のため
には、コラム選択可能表示信号を供給しなければ
ならないが、その供給を為すコラム選択可能表示
線CD０，CD１は各デコーダまで共通に、且つそ
の両側の半導体基板上に重複して形成されてい
る。
上述のように、従来のセンス増幅器選択回路で
は、センス増幅器の選択を生ぜしめるためのゲー
ト素子の選択動作に必要なコラム選択可能表示線
CD０，CD１を各デコーダに共通とし、各デコー
ダ両側に重複して形成している関係上、配線長及
び量が増大する。その配線に費やされる基板面積
が大きくなり、集積密度の向上を阻害する原因と
なるばかりでなく、その長い配線に生ずる静電容
量が比較的に大きく、それがため大きな駆動容量
が非要となり、従つてその回路も大型化せざるを
得ないし、センス増幅器の選択速度の高速化に障
害となる。
は、センス増幅器の選択を生ぜしめるためのゲー
ト素子の選択動作に必要なコラム選択可能表示線
CD０，CD１を各デコーダに共通とし、各デコー
ダ両側に重複して形成している関係上、配線長及
び量が増大する。その配線に費やされる基板面積
が大きくなり、集積密度の向上を阻害する原因と
なるばかりでなく、その長い配線に生ずる静電容
量が比較的に大きく、それがため大きな駆動容量
が非要となり、従つてその回路も大型化せざるを
得ないし、センス増幅器の選択速度の高速化に障
害となる。
本発明は上述のような従来欠点に鑑みて創作さ
れたもので、その目的はデコーダへの配線数を減
少させ、配線数の多いことから生ずる各種不都合
な点を図つた半導体記憶装置を提供することを目
的とする。
れたもので、その目的はデコーダへの配線数を減
少させ、配線数の多いことから生ずる各種不都合
な点を図つた半導体記憶装置を提供することを目
的とする。
第１図は、本発明の原理ブロツク図を示す。こ
の図に示す如く、本発明は、互いに反対方向へ延
在する一対のビツト線BL１Ａ，BL１Ｂ；BL２
Ａ，BL２Ｂを有するセンス増幅器，が複数
個列状に配列されてなるセンス増幅器列１と、該
センス増幅器列１の一方の側に沿つて延在する第
１のデータ線DBと、該センス増幅器列の他方の
側に沿つて延在する第２のデータ線と、前記
ビツト線と前記第１及び第２のデータ線のうち
の、当該ビツト線の信号を出力すべきデータ線と
の間を接続するための複数のゲート素子２１〜２
４と、少なくとも２つのセンス増幅器を含むグル
ープ毎に対応してそれぞれ設けられた複数のデコ
ーダ１０，１１と、該グループ内の選択したいセ
ンス増幅器を指定するための第１の制御信号を
伝達するために前記センス増幅器列１の一方の側
のみに設けられた第１の制御線CD０と、該グル
ープ内の前記選択したいセンス増幅器以外のセ
ンス増幅器を指定するための第２の制御信号を
伝達するために前記センス増幅器列１の他方の側
のみに設けられた第２の制御線CD１とを具備し
て成る。
の図に示す如く、本発明は、互いに反対方向へ延
在する一対のビツト線BL１Ａ，BL１Ｂ；BL２
Ａ，BL２Ｂを有するセンス増幅器，が複数
個列状に配列されてなるセンス増幅器列１と、該
センス増幅器列１の一方の側に沿つて延在する第
１のデータ線DBと、該センス増幅器列の他方の
側に沿つて延在する第２のデータ線と、前記
ビツト線と前記第１及び第２のデータ線のうち
の、当該ビツト線の信号を出力すべきデータ線と
の間を接続するための複数のゲート素子２１〜２
４と、少なくとも２つのセンス増幅器を含むグル
ープ毎に対応してそれぞれ設けられた複数のデコ
ーダ１０，１１と、該グループ内の選択したいセ
ンス増幅器を指定するための第１の制御信号を
伝達するために前記センス増幅器列１の一方の側
のみに設けられた第１の制御線CD０と、該グル
ープ内の前記選択したいセンス増幅器以外のセ
ンス増幅器を指定するための第２の制御信号を
伝達するために前記センス増幅器列１の他方の側
のみに設けられた第２の制御線CD１とを具備し
て成る。
前記各デコーダ１０は、前記センス増幅器列１
の両側に分散して配置され、アドレス信号A1〜
A3をデコードするデコード部１６と、前記セン
ス増幅器列１の一方の側に配置され、該デコード
部１６の出力及び前記第１の制御信号に応答して
前記デコード部１６の出力に対応するグループ内
の前記第１の制御信号で指定されるセンス増幅器
のための一対のゲート素子２３，２４を制御する
第１の出力部１７Ａと、前記センス増幅器列１の
他方の側に配置され、該デコード部１６の出力及
び前記第２の制御信号に応答して前記デコード部
１６の出力に対応するグループ内の前記第２の制
御信号で指定されるセンス増幅器のための一対の
ゲート素子２１，２２を制御する第２の出力部１
８Ａとを具備し、前記第１の出力部１７Ａの出力
は、隣接するセンス増幅器，の間に配置した
配線１３によつて前記センス増幅器列１の他方の
側に配置したゲート素子２４へ導かれ、 前記第２の出力部１８Ａの出力は、隣接するセ
ンス増幅器，の間に配置した配線１２によつ
て、前記センス増幅器列１の一方の側に配置した
ゲート素子２２へ導かれるようにして構成された
ことをその特長とする。
の両側に分散して配置され、アドレス信号A1〜
A3をデコードするデコード部１６と、前記セン
ス増幅器列１の一方の側に配置され、該デコード
部１６の出力及び前記第１の制御信号に応答して
前記デコード部１６の出力に対応するグループ内
の前記第１の制御信号で指定されるセンス増幅器
のための一対のゲート素子２３，２４を制御する
第１の出力部１７Ａと、前記センス増幅器列１の
他方の側に配置され、該デコード部１６の出力及
び前記第２の制御信号に応答して前記デコード部
１６の出力に対応するグループ内の前記第２の制
御信号で指定されるセンス増幅器のための一対の
ゲート素子２１，２２を制御する第２の出力部１
８Ａとを具備し、前記第１の出力部１７Ａの出力
は、隣接するセンス増幅器，の間に配置した
配線１３によつて前記センス増幅器列１の他方の
側に配置したゲート素子２４へ導かれ、 前記第２の出力部１８Ａの出力は、隣接するセ
ンス増幅器，の間に配置した配線１２によつ
て、前記センス増幅器列１の一方の側に配置した
ゲート素子２２へ導かれるようにして構成された
ことをその特長とする。
第１図に示すように、各デコーダ１０，１１に
よつて択一的に選択されるセンス増幅器が２個で
ある場合には、そのグループはデコード部１６に
よつて選択される。即ち、当該グループが選択さ
れると、そのデコード部１６から出力がある。そ
して、そのグループのうちのいずれのセンス増幅
器が選択されるかということは、制御線CD０又
は制御線CD１に信号が送られて来ているか否か
によつて決まる。例えば、制御線CD１に信号が
送られて来ている場合には、第２の出力部１８Ａ
から出力が発生されるので、ゲート素子２１，２
２がオンしてセンス増幅器が選択される。つま
り、センス増幅器で増幅されたビツト線BL１
Ａ及びBL１Ｂ上の信号が対応するデータ線DB，
DB上に出力されてその読出しが行なわれる。
よつて択一的に選択されるセンス増幅器が２個で
ある場合には、そのグループはデコード部１６に
よつて選択される。即ち、当該グループが選択さ
れると、そのデコード部１６から出力がある。そ
して、そのグループのうちのいずれのセンス増幅
器が選択されるかということは、制御線CD０又
は制御線CD１に信号が送られて来ているか否か
によつて決まる。例えば、制御線CD１に信号が
送られて来ている場合には、第２の出力部１８Ａ
から出力が発生されるので、ゲート素子２１，２
２がオンしてセンス増幅器が選択される。つま
り、センス増幅器で増幅されたビツト線BL１
Ａ及びBL１Ｂ上の信号が対応するデータ線DB，
DB上に出力されてその読出しが行なわれる。
センス増幅器の選択は、センス増幅器にお
ける制御線CD１が制御線CD０に、第２の出力部
１８Ａが第１の出力部１７Ａに、ゲート素子２
１，２２がゲート素子２３，２４に置き換わるだ
けである。
ける制御線CD１が制御線CD０に、第２の出力部
１８Ａが第１の出力部１７Ａに、ゲート素子２
１，２２がゲート素子２３，２４に置き換わるだ
けである。
センス増幅器，の選択に従来、センス増幅
器列に沿つて延在させる制御線が４本必要であつ
たのが２本で足りることになり、集積密度の向
上、センス増幅器選択速度（アクセス速度）の向
上等を達成することができる。
器列に沿つて延在させる制御線が４本必要であつ
たのが２本で足りることになり、集積密度の向
上、センス増幅器選択速度（アクセス速度）の向
上等を達成することができる。
第２図は本発明の半導体記憶装置のセンス増幅
器選択回路の概略的なレイアウトを示す平面図
で、，，，はセンス増幅器を示し、セン
ス増幅器の左右にビツト線BL１Ａ，BL１Ｂ
が、センス増幅器の左右にビツト線BL２Ａ，
BL２Ｂが、センス増幅器の左右にビツト線BL
３Ａ，BL３Ｂが、そしてセンス増幅器の左右
ビツト線BL４Ａ，BL４Ｂがそれぞれ接続されて
いる。１０，１１はコラムデコーダ（以下、単に
デコーダという。）で、これらにはコラム選択ア
ドレス線A1，1，A2，2，A3，3（これらの
線の参照文字は即、アドレスをも表す。）並びに
アドレスA0で選択されるセンス増幅器のための
制御線（以下、コラム選択許容信号線という。）
CD０及びアドレス0で選択されるコラム選択許
容信号線CD１が接続されている。
器選択回路の概略的なレイアウトを示す平面図
で、，，，はセンス増幅器を示し、セン
ス増幅器の左右にビツト線BL１Ａ，BL１Ｂ
が、センス増幅器の左右にビツト線BL２Ａ，
BL２Ｂが、センス増幅器の左右にビツト線BL
３Ａ，BL３Ｂが、そしてセンス増幅器の左右
ビツト線BL４Ａ，BL４Ｂがそれぞれ接続されて
いる。１０，１１はコラムデコーダ（以下、単に
デコーダという。）で、これらにはコラム選択ア
ドレス線A1，1，A2，2，A3，3（これらの
線の参照文字は即、アドレスをも表す。）並びに
アドレスA0で選択されるセンス増幅器のための
制御線（以下、コラム選択許容信号線という。）
CD０及びアドレス0で選択されるコラム選択許
容信号線CD１が接続されている。
そして、線１２，１３，１４，１５は第２図に
おいては、これらの線がそれぞれセンス増幅器間
に配置されて以下に述べるようにビツト線BL１
Ａ，BL２Ｂ，BL３Ａ，BL４Ｂ上の信号をデー
タ線DB又は上へ転送する転送ゲートに接続
するための配線（信号線）であることを強調する
ために図式的に示した。即ち、デコーダ１０の図
に関して右側にある出力端に出力される信号がビ
ツト線BL１Ｂ上の信号をデータ線上へ転送さ
せると同時に増幅器とセンス増幅器との間に
配置された線１２を経て伝播されてビツト線BL
１Ａ上の信号をデータ線DB上へ転送させ、ま
た、デコーダ１０の図に関して左側にある出力端
に出力される信号がビツト線BL２Ａ上の信号を
デコーダ線DB上へ転送させると同時に、センス
増幅器とセンス増幅器との間に配置された線
１３を経て伝播されてビツト線BL２Ｂ上の信号
をデータ線上へ転送させることを表してい
る。
おいては、これらの線がそれぞれセンス増幅器間
に配置されて以下に述べるようにビツト線BL１
Ａ，BL２Ｂ，BL３Ａ，BL４Ｂ上の信号をデー
タ線DB又は上へ転送する転送ゲートに接続
するための配線（信号線）であることを強調する
ために図式的に示した。即ち、デコーダ１０の図
に関して右側にある出力端に出力される信号がビ
ツト線BL１Ｂ上の信号をデータ線上へ転送さ
せると同時に増幅器とセンス増幅器との間に
配置された線１２を経て伝播されてビツト線BL
１Ａ上の信号をデータ線DB上へ転送させ、ま
た、デコーダ１０の図に関して左側にある出力端
に出力される信号がビツト線BL２Ａ上の信号を
デコーダ線DB上へ転送させると同時に、センス
増幅器とセンス増幅器との間に配置された線
１３を経て伝播されてビツト線BL２Ｂ上の信号
をデータ線上へ転送させることを表してい
る。
これと同様に、デコーダ１１のための線１４，
１５も同様に配置されており、線１４は線１２に
対応し、線１５は線１３に対応するものであるか
らその図式的意味もセンス増幅器，がセンス
増幅器，に変わり、ビツト線BL１Ａ，BL１
Ｂがそれぞれビツト線BL３Ａ，BL３Ｂに変わ
り、ビツト線BL２Ａ，BL２Ｂがそれぞれビツト
線BL４Ａ，BL４Ｂに変わるということを除いて
全く同じである。
１５も同様に配置されており、線１４は線１２に
対応し、線１５は線１３に対応するものであるか
らその図式的意味もセンス増幅器，がセンス
増幅器，に変わり、ビツト線BL１Ａ，BL１
Ｂがそれぞれビツト線BL３Ａ，BL３Ｂに変わ
り、ビツト線BL２Ａ，BL２Ｂがそれぞれビツト
線BL４Ａ，BL４Ｂに変わるということを除いて
全く同じである。
なお、WL，W′Lはワード線であり、ワード線
WLとビツト線BL１Ａ，BL２Ａ，BL３Ａ，BL
４Ａとの間、及びワード線W′Lとビツト線BL１
Ｂ，BL２Ｂ，BL３Ｂ，BL４Ｂとの間に１トラ
ンジスタセルが接続されている。ワード線WL，
W′Lが選択されて附勢されるか否かはローデコー
ダの出力によつて決まる。
WLとビツト線BL１Ａ，BL２Ａ，BL３Ａ，BL
４Ａとの間、及びワード線W′Lとビツト線BL１
Ｂ，BL２Ｂ，BL３Ｂ，BL４Ｂとの間に１トラ
ンジスタセルが接続されている。ワード線WL，
W′Lが選択されて附勢されるか否かはローデコー
ダの出力によつて決まる。
第２図の図式図を具体的な回路で表したのが第
３図である。従つて、第２図の各部を参照する文
字は同一部分を参照する限度において、第２図と
同一文字を付してその説明を省略する。そして、
第２図が図式的であるが故に、敢えてその詳細な
説明を省いた部分を以下に説明する。
３図である。従つて、第２図の各部を参照する文
字は同一部分を参照する限度において、第２図と
同一文字を付してその説明を省略する。そして、
第２図が図式的であるが故に、敢えてその詳細な
説明を省いた部分を以下に説明する。
デコーダ１０はデコード部（以下、この項にお
いてデコーダ部という。）１６とクランプ部１７，
１８（第１図の第１の出力部１７Ａ及び第２の出
力部１８Ａに対応する。）とから成り、デコーダ
部１６の出力信号を上記両クランプ部へ伝達する
トランジスタ１９，２０へそれぞれコラム選択許
容信号線CD０，CD１が接続されている。
いてデコーダ部という。）１６とクランプ部１７，
１８（第１図の第１の出力部１７Ａ及び第２の出
力部１８Ａに対応する。）とから成り、デコーダ
部１６の出力信号を上記両クランプ部へ伝達する
トランジスタ１９，２０へそれぞれコラム選択許
容信号線CD０，CD１が接続されている。
コラム選択許容信号線CD１が選択されると、
出力CL１はこれに半導体基板上で隣接するゲー
ト素子２１のゲート制御入力へ接続されると共
に、半導体基板上に形成されるセンス増幅器と
これと隣り合う増幅器との間を通つてゲート素
子２１とはデコーダ１０に関して反対側に設けら
れるゲート素子２２のゲート制御入力へ線１２を
経て接続される。
出力CL１はこれに半導体基板上で隣接するゲー
ト素子２１のゲート制御入力へ接続されると共
に、半導体基板上に形成されるセンス増幅器と
これと隣り合う増幅器との間を通つてゲート素
子２１とはデコーダ１０に関して反対側に設けら
れるゲート素子２２のゲート制御入力へ線１２を
経て接続される。
また、コラム選択許容信号線CD０が選択され
ると、出力CL０はこれに半導体基板上で隣接す
るゲート素子２３のゲート制御入力へ接続される
と共に、半導体基板上に形成されるセンス増幅器
とこれと隣り合うセンス増幅器との間を通つ
てゲート素子２３とはデコーダ１０に関して反対
側に設けられるゲート素子２４のゲート制御入力
へ線１３を経て接続される。
ると、出力CL０はこれに半導体基板上で隣接す
るゲート素子２３のゲート制御入力へ接続される
と共に、半導体基板上に形成されるセンス増幅器
とこれと隣り合うセンス増幅器との間を通つ
てゲート素子２３とはデコーダ１０に関して反対
側に設けられるゲート素子２４のゲート制御入力
へ線１３を経て接続される。
上述した構成になる本発明回路の動作を説明す
る。
る。
デコーダ１０のデコード部１６から高レベルの
信号が発生するようにコラムアドレス信号が供給
された、つまりデコーダ１０が選択されたとき、
同時にアドレス0で選択されたコラム選択許容
信号線CD１が高レベルに切り換えられたとする
と、クランプ部１８のノードN1が“Ｌ”となり、
トランジスタ２５はオフとなるため出力CL１に
高レベルの信号が発生する。これによりセンス増
幅器が選択される、つまりゲート素子２１，２
２が動作される。この時刻に、ビツト線BL１Ａ，
BL１Ｂに出力信号を発生させるべく対応するワ
ード線及びセンス増幅器の動作が完了している
と、ビツト線BL１Ａの信号はゲート素子２２を
経てデータバス線DBへ転送されると共にビツト
線BL１Ｂの信号はゲート素子２１を経てデータ
バス線へ転送される。
信号が発生するようにコラムアドレス信号が供給
された、つまりデコーダ１０が選択されたとき、
同時にアドレス0で選択されたコラム選択許容
信号線CD１が高レベルに切り換えられたとする
と、クランプ部１８のノードN1が“Ｌ”となり、
トランジスタ２５はオフとなるため出力CL１に
高レベルの信号が発生する。これによりセンス増
幅器が選択される、つまりゲート素子２１，２
２が動作される。この時刻に、ビツト線BL１Ａ，
BL１Ｂに出力信号を発生させるべく対応するワ
ード線及びセンス増幅器の動作が完了している
と、ビツト線BL１Ａの信号はゲート素子２２を
経てデータバス線DBへ転送されると共にビツト
線BL１Ｂの信号はゲート素子２１を経てデータ
バス線へ転送される。
上述のようにデコーダ１０が選択された状態に
おいてアドレスA0で選択されたコラム選択許容
信号線CD０に高レベルの信号を送つて来た（こ
れは線CD０上の信号A0が高レベルのときにはそ
の相補信号を伝播させて来る線CD１上の信号0
は低レベルにある）とすると、今度は、クランプ
部１７のノードN2が“Ｌ”となりトランジスタ
２６がオフとなるため出力CL０に高レベルの信
号を発生する。これにより、センス増幅器が選
択される、つまりゲート素子２３，２４が動作さ
れる。この時刻に、ビツト線BL２Ａ，BL２Ｂに
出力信号を発生すべくワード線及びセンス増幅器
の動作が完了していると、ビツト線BL２Ａの
信号がゲート素子２３を経てデータバス線DBへ
転送されると共にビツト線BL２Ｂの信号がゲー
ト素子２４を経てデータバス線へ転送され
る。
おいてアドレスA0で選択されたコラム選択許容
信号線CD０に高レベルの信号を送つて来た（こ
れは線CD０上の信号A0が高レベルのときにはそ
の相補信号を伝播させて来る線CD１上の信号0
は低レベルにある）とすると、今度は、クランプ
部１７のノードN2が“Ｌ”となりトランジスタ
２６がオフとなるため出力CL０に高レベルの信
号を発生する。これにより、センス増幅器が選
択される、つまりゲート素子２３，２４が動作さ
れる。この時刻に、ビツト線BL２Ａ，BL２Ｂに
出力信号を発生すべくワード線及びセンス増幅器
の動作が完了していると、ビツト線BL２Ａの
信号がゲート素子２３を経てデータバス線DBへ
転送されると共にビツト線BL２Ｂの信号がゲー
ト素子２４を経てデータバス線へ転送され
る。
このようにして、ゲート素子２１，２２，２
３，２４を選択するのに従来４本のコラム選択許
容信号線を必要としていたのが２本のコラム選択
許容信号線CD０，CD１で足りることになる。こ
のような配線の削減は配線によつて占有されてい
た基板面積の縮小となり、ひいては集積密度の向
上を促す。また、上述のような配線長の減少は配
線を経て伝播される電気信号に作用を及ぼす静電
容量の大幅な低減をもたらすから、その配線を駆
動する回路を簡略化しうる。
３，２４を選択するのに従来４本のコラム選択許
容信号線を必要としていたのが２本のコラム選択
許容信号線CD０，CD１で足りることになる。こ
のような配線の削減は配線によつて占有されてい
た基板面積の縮小となり、ひいては集積密度の向
上を促す。また、上述のような配線長の減少は配
線を経て伝播される電気信号に作用を及ぼす静電
容量の大幅な低減をもたらすから、その配線を駆
動する回路を簡略化しうる。
上記実施例においては、１つのデコーダ１０で
２個のセンス増幅器，を選択可能状態にして
CD０又はCD１の信号によつてビツト線BL１Ａ
又はBL２Ａ上のビツト信号をデータバス線DB上
に転送させると同時にビツト線BL１Ｂ又はBL２
Ｂ上のビツト信号をデータバス線上に転送さ
せる場合について説明したが、データバス線及び
これとビツト線に接続されるゲート素子を増設し
てそのゲート素子を単一のデコーダ出力で動作さ
せてより多くのビツトを一斉に読み出す多ビツト
構成にすることも出来る。
２個のセンス増幅器，を選択可能状態にして
CD０又はCD１の信号によつてビツト線BL１Ａ
又はBL２Ａ上のビツト信号をデータバス線DB上
に転送させると同時にビツト線BL１Ｂ又はBL２
Ｂ上のビツト信号をデータバス線上に転送さ
せる場合について説明したが、データバス線及び
これとビツト線に接続されるゲート素子を増設し
てそのゲート素子を単一のデコーダ出力で動作さ
せてより多くのビツトを一斉に読み出す多ビツト
構成にすることも出来る。
以上述べたように本発明によれば、次のような
効果が得られる。
効果が得られる。
配線数を削減し、その余剰領域を他の素子形
成等に振り向け得るから集積密度を向上させ得
る。
成等に振り向け得るから集積密度を向上させ得
る。
配線に寄生して生ずる静電容量を減少させる
ことが出来る。
ことが出来る。
従つてデコーダの選択のための駆動回路を小
容量化し得る等である。
容量化し得る等である。
第１図は本発明の原理ブロツク図、第２図は本
発明のセンス増幅器選択回路のレイアウトを示す
図、第３図は本発明のセンス増幅器選択回路図、
第４図は従来のセンス増幅器選択回路のレイアウ
トを示す図、第５図は従来のセンス増幅器選択回
路図である。 第１図乃至第３図において、乃至はセンス
増幅器Ｓ／Ａ、BL１Ａ，BL１Ｂ乃至BL４Ａ，
BL４Ｂは一対のビツト線、DBは第１のデータ線
（データバス線）、は第２のデータ線（データ
バス線）、１０，１１はデコーダ、１２，１３は
配線、１６はデコード部、１７Ａは第１の出力部
（クランプ部１７）、１８Ａは第２の出力部（クラ
ンプ部１８）、２１乃至２４はゲート素子である。
発明のセンス増幅器選択回路のレイアウトを示す
図、第３図は本発明のセンス増幅器選択回路図、
第４図は従来のセンス増幅器選択回路のレイアウ
トを示す図、第５図は従来のセンス増幅器選択回
路図である。 第１図乃至第３図において、乃至はセンス
増幅器Ｓ／Ａ、BL１Ａ，BL１Ｂ乃至BL４Ａ，
BL４Ｂは一対のビツト線、DBは第１のデータ線
（データバス線）、は第２のデータ線（データ
バス線）、１０，１１はデコーダ、１２，１３は
配線、１６はデコード部、１７Ａは第１の出力部
（クランプ部１７）、１８Ａは第２の出力部（クラ
ンプ部１８）、２１乃至２４はゲート素子である。
Claims (1)
- 【特許請求の範囲】 １ 互いに反対方向へ延在する一対のビツト線
BL１Ａ，BL１Ｂ；BL２Ａ，BL２Ｂを有するセ
ンス増幅器，が複数個列状に配列されてなる
センス増幅器列１と、 該センス増幅器列１の一方の側に沿つて延在す
る第１のデータ線DBと、 前記センス増幅器列１の他方の側に沿つて延在
する第２のデータ線と、 前記ビツト線と前記第１及び第２のデータ線の
うちの、当該ビツト線の信号を出力すべきデータ
線との間を接続するための複数のゲート素子２１
〜２４と、 少なくとも２つのセンス増幅器を含むグループ
毎に対応してそれぞれ設けられた複数のデコーダ
１０，１１と、 該グループ内の選択したいセンス増幅器を指
定するための第１の制御信号を伝達するために前
記センス増幅器列１の一方の側のみに設けられた
第１の制御線CD０と、 前記グループ内の前記選択したいセンス増幅器
以外のセンス増幅器を指定するための第２の
制御信号を伝達するために前記センス増幅器列１
の他方の側のみに設けられた第２の制御線CD１
とを具備し、 前記各デコーダ１０は、 前記センス増幅器列１の両側に分散して配置さ
れ、アドレス信号A1〜3をデコードするデコー
ド部１６と、 前記センス増幅器列１の一方の側に配置され、
該デコード部１６の出力及び前記第１の制御信号
に応答して前記デコード部１６の出力に対応する
グループ内の前記第１の制御信号で指定されるセ
ンス増幅器のための一対のゲート素子２３，２４
を制御する第１の出力部１７Ａと、 前記センス増幅器列１の他方の側に配置され、
該デコード部１６の出力及び前記第２の制御信号
に応答して前記デコード部１６の出力に対応する
グループ内の前記第２の制御信号で指定されるセ
ンス増幅器のための一対のゲート素子２１，２２
を制御する第２の出力部１８Ａとを具備し、 前記第１の出力部１７Ａの出力は、隣接するセ
ンス増幅器，の間に配置した配線１３によつ
て、前記センス増幅器列１の他方の側に配置され
たゲート素子２４へ導かれ、 前記第２の出力部１８Ａの出力は、隣接するセ
ンス増幅器，の間に配置した配線１２によつ
て、前記センス増幅器列１の一方の側に配置され
たゲート素子２２へ導かれていることを特徴とす
る半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177478A JPS5880189A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
| US06/439,591 US4546457A (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory device |
| EP82305910A EP0079219B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
| DE8282305910T DE3278055D1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
| IE2643/82A IE53915B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177478A JPS5880189A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880189A JPS5880189A (ja) | 1983-05-14 |
| JPH0146954B2 true JPH0146954B2 (ja) | 1989-10-11 |
Family
ID=16031609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177478A Granted JPS5880189A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4546457A (ja) |
| EP (1) | EP0079219B1 (ja) |
| JP (1) | JPS5880189A (ja) |
| DE (1) | DE3278055D1 (ja) |
| IE (1) | IE53915B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570090A (en) * | 1983-06-30 | 1986-02-11 | International Business Machines Corporation | High-speed sense amplifier circuit with inhibit capability |
| US4695978A (en) * | 1984-11-15 | 1987-09-22 | Fujitsu Limited | Semiconductor memory device |
| JPH0612610B2 (ja) * | 1986-06-24 | 1994-02-16 | 日本電気株式会社 | ダイナミツク型半導体メモリ |
| JPH07118193B2 (ja) * | 1986-09-18 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置 |
| US5189639A (en) * | 1987-11-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bit lines capable of partial operation |
| JPH01171195A (ja) * | 1987-12-25 | 1989-07-06 | Sony Corp | メモリ装置 |
| JPH01184787A (ja) * | 1988-01-19 | 1989-07-24 | Toshiba Corp | 半導体メモリ |
| KR910009444B1 (ko) * | 1988-12-20 | 1991-11-16 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
| US5134588A (en) * | 1990-07-27 | 1992-07-28 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| KR0166044B1 (ko) * | 1995-10-10 | 1999-02-01 | 김주용 | 감지증폭기 어레이 |
| US5864507A (en) * | 1996-12-18 | 1999-01-26 | Cypress Semiconductor Corporation | Dual level wordline clamp for reduced memory cell current |
| US8072834B2 (en) * | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| FR2972838B1 (fr) * | 2011-03-18 | 2013-04-12 | Soitec Silicon On Insulator | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4330851A (en) * | 1980-03-21 | 1982-05-18 | Texas Instruments Incorporated | Dynamic decoder input for semiconductor memory |
| US4384347A (en) * | 1980-03-28 | 1983-05-17 | Fujitsu Limited | Semiconductor memory device |
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS5750385A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Semiconductor device |
-
1981
- 1981-11-05 JP JP56177478A patent/JPS5880189A/ja active Granted
-
1982
- 1982-11-05 EP EP82305910A patent/EP0079219B1/en not_active Expired
- 1982-11-05 DE DE8282305910T patent/DE3278055D1/de not_active Expired
- 1982-11-05 IE IE2643/82A patent/IE53915B1/en not_active IP Right Cessation
- 1982-11-05 US US06/439,591 patent/US4546457A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880189A (ja) | 1983-05-14 |
| IE822643L (en) | 1983-05-05 |
| DE3278055D1 (en) | 1988-03-03 |
| IE53915B1 (en) | 1989-04-12 |
| EP0079219B1 (en) | 1988-01-27 |
| US4546457A (en) | 1985-10-08 |
| EP0079219A2 (en) | 1983-05-18 |
| EP0079219A3 (en) | 1985-08-28 |
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