JPH04346077A - ジッタ検出回路 - Google Patents
ジッタ検出回路Info
- Publication number
- JPH04346077A JPH04346077A JP3118301A JP11830191A JPH04346077A JP H04346077 A JPH04346077 A JP H04346077A JP 3118301 A JP3118301 A JP 3118301A JP 11830191 A JP11830191 A JP 11830191A JP H04346077 A JPH04346077 A JP H04346077A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- trigger
- jitter
- sample
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル・オシロス
コープ、波形解析装置等に利用するジッタ検出回路に関
する。
コープ、波形解析装置等に利用するジッタ検出回路に関
する。
【０００２】
【従来の技術】図３は従来のジッタ検出回路の構成を示
している。
している。
【０００３】図３に示すように、入力端子２１からアナ
ログ入力信号２２がトリガ回路２３に入力すると、トリ
ガ回路２３はトリガを検出してトリガ信号２４を出力す
る。ジッタ検出部２５は上記トリガ信号２４と、入力端
子２６から入力するサンプルホールドクロック２７の立
ち上がりの時間差を測定する。
ログ入力信号２２がトリガ回路２３に入力すると、トリ
ガ回路２３はトリガを検出してトリガ信号２４を出力す
る。ジッタ検出部２５は上記トリガ信号２４と、入力端
子２６から入力するサンプルホールドクロック２７の立
ち上がりの時間差を測定する。
【０００４】このように、上記従来のジッタ検出回路に
よれば、トリガ信号２４とサンプルホールドクロック２
７とから立ち上がり時間差であるジッタを検出すること
ができる。
よれば、トリガ信号２４とサンプルホールドクロック２
７とから立ち上がり時間差であるジッタを検出すること
ができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のジッタ検出回路では、サンプルホールドクロック２
７の周期が数十ｎ秒以上である場合、ジッタの検出精度
は、ノイズ等により数百ｐ秒程度が限界となる。しかも
、トリガ回路２３の伝送遅延を検出することができない
などの問題があった。
来のジッタ検出回路では、サンプルホールドクロック２
７の周期が数十ｎ秒以上である場合、ジッタの検出精度
は、ノイズ等により数百ｐ秒程度が限界となる。しかも
、トリガ回路２３の伝送遅延を検出することができない
などの問題があった。
【０００６】本発明は、このような従来の問題を解決す
るものであり、サンプルホールドクロックの周期が数十
ｎ秒以上である場合でも、ジッタを数十ｐ秒程度まで検
出して検出精度を向上させることができるようにしたジ
ッタ検出回路を提供し、また、トリガ回路の伝送遅延を
検出して補正することができるようにしたジッタ検出回
路を提供することを目的とするものである。
るものであり、サンプルホールドクロックの周期が数十
ｎ秒以上である場合でも、ジッタを数十ｐ秒程度まで検
出して検出精度を向上させることができるようにしたジ
ッタ検出回路を提供し、また、トリガ回路の伝送遅延を
検出して補正することができるようにしたジッタ検出回
路を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の技術的解決手段は、アナログ入力信号の入力
によりトリガ信号を出力するトリガ回路と、上記トリガ
信号とサンプルホールドクロックの数分の１以下の周期
をもつＡ／Ｄ変換クロックの立ち上がり時間差を検出す
るジッタ検出手段と、上記Ａ／Ｄ変換クロックをカウン
トすることにより、上記アナログ入力信号によるトリガ
信号と上記サンプルホールドクロックの立ち上がり時間
差を検出するカウント手段とを備えたものである。
の本発明の技術的解決手段は、アナログ入力信号の入力
によりトリガ信号を出力するトリガ回路と、上記トリガ
信号とサンプルホールドクロックの数分の１以下の周期
をもつＡ／Ｄ変換クロックの立ち上がり時間差を検出す
るジッタ検出手段と、上記Ａ／Ｄ変換クロックをカウン
トすることにより、上記アナログ入力信号によるトリガ
信号と上記サンプルホールドクロックの立ち上がり時間
差を検出するカウント手段とを備えたものである。
【０００８】または上記技術的解決手段において、アナ
ログ入力信号とサンプルホールドクロックを選択してト
リガ回路に入力する選択手段を備え、この選択手段によ
りサンプルホールドクロックが選択された場合に、カウ
ント手段がＡ／Ｄ変換クロックをカウントすることによ
り、トリガ回路から出力されるトリガ信号と直接入力し
た上記サンプルホールドクロックの立ち上がり時間差を
検出するようにしたものである。
ログ入力信号とサンプルホールドクロックを選択してト
リガ回路に入力する選択手段を備え、この選択手段によ
りサンプルホールドクロックが選択された場合に、カウ
ント手段がＡ／Ｄ変換クロックをカウントすることによ
り、トリガ回路から出力されるトリガ信号と直接入力し
た上記サンプルホールドクロックの立ち上がり時間差を
検出するようにしたものである。
【０００９】
【作用】したがって、本発明によれば、ジッタ検出手段
でトリガ回路から出力されるトリガ信号と、サンプルホ
ールドクロックの数分の１以下の周期をもつ高速のＡ／
Ｄ変換クロックの立ち上がり時間差であるジッタを検出
し、カウント手段でＡ／Ｄ変換クロックをカウントして
トリガ信号とサンプルホールドクロックの立ち上がり時
間差を検出する。ジッタ検出手段では数ｎ秒程度のＡ／
Ｄ変換クロックを使用するので、クロックの周期の百分
の１程度の数十ｐ秒まで検出可能である。そして、ジッ
タ検出値にカウント値を加えることにより、サンプルホ
ールドクロックの周期が数十ｎ秒以上の場合でも、数十
ｐ秒程度まで検出可能である。
でトリガ回路から出力されるトリガ信号と、サンプルホ
ールドクロックの数分の１以下の周期をもつ高速のＡ／
Ｄ変換クロックの立ち上がり時間差であるジッタを検出
し、カウント手段でＡ／Ｄ変換クロックをカウントして
トリガ信号とサンプルホールドクロックの立ち上がり時
間差を検出する。ジッタ検出手段では数ｎ秒程度のＡ／
Ｄ変換クロックを使用するので、クロックの周期の百分
の１程度の数十ｐ秒まで検出可能である。そして、ジッ
タ検出値にカウント値を加えることにより、サンプルホ
ールドクロックの周期が数十ｎ秒以上の場合でも、数十
ｐ秒程度まで検出可能である。
【００１０】また、トリガ回路の入力前段に設けた選択
手段でアナログ入力信号とサンプルホールドクロックの
いずれか一方を選択するようにし、サンプルホールドク
ロックを選択した場合には、カウント手段でＡ／Ｄ変換
クロックをカウントしてトリガ回路から出力されるサン
プルホールドクロックのトリガ信号と直接入力するサン
プルホールドクロックの立ち上がり時間差、すなわち、
トリガ回路の伝送遅延を検出することができる。
手段でアナログ入力信号とサンプルホールドクロックの
いずれか一方を選択するようにし、サンプルホールドク
ロックを選択した場合には、カウント手段でＡ／Ｄ変換
クロックをカウントしてトリガ回路から出力されるサン
プルホールドクロックのトリガ信号と直接入力するサン
プルホールドクロックの立ち上がり時間差、すなわち、
トリガ回路の伝送遅延を検出することができる。
【００１１】
【実施例】以下、図面を参照しながら本発明の一実施例
について説明する。
について説明する。
【００１２】図１は、本発明の一実施例におけるジッタ
検出回路を示す概略ブロック図である。
検出回路を示す概略ブロック図である。
【００１３】図１に示すように、入力端子１から入力さ
れるアナログ入力信号２と、入力端子３から入力される
サンプルホールドクロック４のいずれか一方がセレクタ
５で選択され、トリガ回路６に入力される。トリガ回路
６の出力であるトリガ信号７と、入力端子８から入力さ
れ、サンプルホールドクロック４の数分の１以下の周期
をもつ高速のＡ／Ｄ変換クロック９がジッタ検出部１０
とカウンタ１１の双方に入力される。また、サンプルホ
ールドクロック４がカウンタ１１に入力される。
れるアナログ入力信号２と、入力端子３から入力される
サンプルホールドクロック４のいずれか一方がセレクタ
５で選択され、トリガ回路６に入力される。トリガ回路
６の出力であるトリガ信号７と、入力端子８から入力さ
れ、サンプルホールドクロック４の数分の１以下の周期
をもつ高速のＡ／Ｄ変換クロック９がジッタ検出部１０
とカウンタ１１の双方に入力される。また、サンプルホ
ールドクロック４がカウンタ１１に入力される。
【００１４】以上の構成において、以下、その動作につ
いて図２に示す動作タイミング図を参照しながら説明す
る。
いて図２に示す動作タイミング図を参照しながら説明す
る。
【００１５】セレクタ５でアナログ入力信号２が選択さ
れている場合、トリガ回路６において、アナログ入力信
号２の入力によりトリガが検出され、トリガ信号７が図
２に示すように、“Ｌ”から“Ｈ”に立ち上がる。この
トリガ信号７とその次のサンプルホールドクロック４の
立ち上がり時間の差であるジッタを上記従来例のように
直接測定すると、通常のサンプルホールドクロック４の
周期数十ｎ秒のとき、ノイズ等により検出できるジッタ
の精度は数百ｐ秒が限界である。そこで、本発明におい
ては、まず、ジッタ検出部１０でサンプルホールドクロ
ック４の数分の１以下の周期をもつＡ／Ｄ変換クロック
９と上記トリガ信号７との立ち上がり時間の差を検出す
る。この時間の差はトリガ信号７とその次のサンプルホ
ールドクロック４の立ち上がり時間の差より数分の１小
さいので、上記とは逆に数倍高精度に検出することがで
きる。これは図２における微小ジッタａに相当する。サ
ンプルホールドクロック４が立ち上がるまでの残った時
間を測定するために、カウンタ１１でＡ／Ｄ変換クロッ
ク９をカウントし、ジッタ検出カウント値ｂを得る。こ
れら微小ジッタａとジッタ検出カウント値ｂを加えるこ
とにより、トータルジッタｃとなる。
れている場合、トリガ回路６において、アナログ入力信
号２の入力によりトリガが検出され、トリガ信号７が図
２に示すように、“Ｌ”から“Ｈ”に立ち上がる。この
トリガ信号７とその次のサンプルホールドクロック４の
立ち上がり時間の差であるジッタを上記従来例のように
直接測定すると、通常のサンプルホールドクロック４の
周期数十ｎ秒のとき、ノイズ等により検出できるジッタ
の精度は数百ｐ秒が限界である。そこで、本発明におい
ては、まず、ジッタ検出部１０でサンプルホールドクロ
ック４の数分の１以下の周期をもつＡ／Ｄ変換クロック
９と上記トリガ信号７との立ち上がり時間の差を検出す
る。この時間の差はトリガ信号７とその次のサンプルホ
ールドクロック４の立ち上がり時間の差より数分の１小
さいので、上記とは逆に数倍高精度に検出することがで
きる。これは図２における微小ジッタａに相当する。サ
ンプルホールドクロック４が立ち上がるまでの残った時
間を測定するために、カウンタ１１でＡ／Ｄ変換クロッ
ク９をカウントし、ジッタ検出カウント値ｂを得る。こ
れら微小ジッタａとジッタ検出カウント値ｂを加えるこ
とにより、トータルジッタｃとなる。
【００１６】また、高速サンプリングディジタルオシロ
スコープ等の波形記憶装置のトリガ回路６は、通常、Ｅ
ＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ
：エミッタ結合論理）などで構成されるが、素子の性能
の限界により伝送遅延が２、３ｎ秒から１０秒程度のば
らつきがあり、正確なトリガの発生時が分かりにくいと
いう問題がある。そこで、トリガ回路６の伝送遅延を測
定する場合、セレクタ５はサンプルホールドクロック４
を選択し、これをトリガ回路６に入力する。入力された
サンプルホールドクロック４はトリガ回路６の遅延時間
遅れてトリガ信号７となり、カウンタ１１に入力される
。 カウンタ１１では上記トリガ信号７と直接入力した次の
サンプルホールドクロック４の立ち上がりまでの時間差
をＡ／Ｄ変換クロック９を用いてカウントすることによ
り、トリガ回路６の伝送遅延を測定することができる。
スコープ等の波形記憶装置のトリガ回路６は、通常、Ｅ
ＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ
：エミッタ結合論理）などで構成されるが、素子の性能
の限界により伝送遅延が２、３ｎ秒から１０秒程度のば
らつきがあり、正確なトリガの発生時が分かりにくいと
いう問題がある。そこで、トリガ回路６の伝送遅延を測
定する場合、セレクタ５はサンプルホールドクロック４
を選択し、これをトリガ回路６に入力する。入力された
サンプルホールドクロック４はトリガ回路６の遅延時間
遅れてトリガ信号７となり、カウンタ１１に入力される
。 カウンタ１１では上記トリガ信号７と直接入力した次の
サンプルホールドクロック４の立ち上がりまでの時間差
をＡ／Ｄ変換クロック９を用いてカウントすることによ
り、トリガ回路６の伝送遅延を測定することができる。
【００１７】このように、上記実施例によれば、ジッタ
検出部１０では、トリガ信号７からＡ／Ｄ変換クロック
９までの微小ジッタを測定し、残りのサンプルホールド
クロック４の立ち上がりまでの時間を測定するために、
Ａ／Ｄ変換クロック９をカウンタ１１でカウントするこ
とによりジッタを高精度に検出することができる。しか
も、トリガ回路６の前段にアナログ入力信号２とサンプ
ルホールドクロック４を選択するセレクタ５を設けるこ
とにより、トリガ回路６の伝送遅延をカウンタ１１を用
いて測定することができるという利点を有する。
検出部１０では、トリガ信号７からＡ／Ｄ変換クロック
９までの微小ジッタを測定し、残りのサンプルホールド
クロック４の立ち上がりまでの時間を測定するために、
Ａ／Ｄ変換クロック９をカウンタ１１でカウントするこ
とによりジッタを高精度に検出することができる。しか
も、トリガ回路６の前段にアナログ入力信号２とサンプ
ルホールドクロック４を選択するセレクタ５を設けるこ
とにより、トリガ回路６の伝送遅延をカウンタ１１を用
いて測定することができるという利点を有する。
【００１８】
【発明の効果】以上説明したように本発明によれば、ジ
ッタ検出手段とカウント手段を組み合わせることにより
、サンプルホールドクロックの周期の０．１％程度のジ
ッタ検出が可能になり、検出精度を向上させることがで
きる。
ッタ検出手段とカウント手段を組み合わせることにより
、サンプルホールドクロックの周期の０．１％程度のジ
ッタ検出が可能になり、検出精度を向上させることがで
きる。
【００１９】また、トリガ回路の前段にアナログ入力信
号とサンプルホールドクロックの選択手段を設けること
により、カウント手段によりトリガ回路の伝送遅延を測
定することができるので、伝送遅延を補正することがで
きる。
号とサンプルホールドクロックの選択手段を設けること
により、カウント手段によりトリガ回路の伝送遅延を測
定することができるので、伝送遅延を補正することがで
きる。
【図１】本発明の一実施例におけるジッタ検出回路を示
す概略ブロック図
す概略ブロック図
【図２】同ジッタ検出回路の動作タイミング説明図
【図
３】従来のジッタ検出回路を示す概略ブロック図
３】従来のジッタ検出回路を示す概略ブロック図
２ アナログ入力信号
４ サンプルホールドクロック
５ セレクタ
６ トリガ回路
７ トリガ信号
９ Ａ／Ｄ変換クロック
１０ ジッタ検出部
１１ カウンタ
Claims (2)
- 【請求項１】 アナログ入力信号の入力によりトリガ
信号を出力するトリガ回路と、上記トリガ信号とサンプ
ルホールドクロックの数分の１以下の周期をもつＡ／Ｄ
変換クロックの立ち上がり時間差を検出するジッタ検出
手段と、上記Ａ／Ｄ変換クロックをカウントすることに
より、上記アナログ入力信号によるトリガ信号と上記サ
ンプルホールドクロックの立ち上がり時間差を検出する
カウント手段とを備えたジッタ検出回路。 - 【請求項２】 アナログ入力信号とサンプルホールド
クロックを選択してトリガ回路に入力する選択手段を備
え、この選択手段によりサンプルホールドクロックが選
択された場合に、カウント手段がＡ／Ｄ変換クロックを
カウントすることにより、トリガ回路から出力されるト
リガ信号と直接入力した上記サンプルホールドクロック
の立ち上がり時間差を検出する請求項１記載のジッタ検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118301A JPH04346077A (ja) | 1991-05-23 | 1991-05-23 | ジッタ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118301A JPH04346077A (ja) | 1991-05-23 | 1991-05-23 | ジッタ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346077A true JPH04346077A (ja) | 1992-12-01 |
Family
ID=14733293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118301A Pending JPH04346077A (ja) | 1991-05-23 | 1991-05-23 | ジッタ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346077A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366195B1 (ko) * | 1998-11-17 | 2003-02-19 | 삼성전자 주식회사 | 디지털신호복원시스템의 지터량검출장치 |
| KR100434478B1 (ko) * | 1997-06-23 | 2004-07-30 | 삼성전자주식회사 | 펄스성 신호의 지터 측정장치 및 방법 |
| CN101419259B (zh) | 2007-10-23 | 2011-07-13 | 和硕联合科技股份有限公司 | 自动测量抖动的方法 |
| JP2015143642A (ja) * | 2014-01-31 | 2015-08-06 | アンリツ株式会社 | 信号解析装置および信号解析方法 |
| JP2015143643A (ja) * | 2014-01-31 | 2015-08-06 | アンリツ株式会社 | 信号解析装置および信号解析方法 |
| CN113495187A (zh) * | 2021-06-22 | 2021-10-12 | 瀚昕微电子(无锡)有限公司 | Ac/dc电压检测电路 |
-
1991
- 1991-05-23 JP JP3118301A patent/JPH04346077A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434478B1 (ko) * | 1997-06-23 | 2004-07-30 | 삼성전자주식회사 | 펄스성 신호의 지터 측정장치 및 방법 |
| KR100366195B1 (ko) * | 1998-11-17 | 2003-02-19 | 삼성전자 주식회사 | 디지털신호복원시스템의 지터량검출장치 |
| CN101419259B (zh) | 2007-10-23 | 2011-07-13 | 和硕联合科技股份有限公司 | 自动测量抖动的方法 |
| JP2015143642A (ja) * | 2014-01-31 | 2015-08-06 | アンリツ株式会社 | 信号解析装置および信号解析方法 |
| JP2015143643A (ja) * | 2014-01-31 | 2015-08-06 | アンリツ株式会社 | 信号解析装置および信号解析方法 |
| CN113495187A (zh) * | 2021-06-22 | 2021-10-12 | 瀚昕微电子(无锡)有限公司 | Ac/dc电压检测电路 |
| US12203966B2 (en) | 2021-06-22 | 2025-01-21 | Hypower Microelectronics (Wuxi) Co., Ltd. | AC/DC voltage detection circuit |
| US12339301B2 (en) | 2021-06-22 | 2025-06-24 | Hypower Microelectronics (Wuxi) Co., Ltd. | AC/DC voltage detection circuit |
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