JPH0789133B2 - ジッタ・タイミング測定方法 - Google Patents
ジッタ・タイミング測定方法Info
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- JPH0789133B2 JPH0789133B2 JP1236783A JP23678389A JPH0789133B2 JP H0789133 B2 JPH0789133 B2 JP H0789133B2 JP 1236783 A JP1236783 A JP 1236783A JP 23678389 A JP23678389 A JP 23678389A JP H0789133 B2 JPH0789133 B2 JP H0789133B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、タイミング測定方法、特に、経路の違い、温
度変化等により生じる多ビット・デジタル・ワードの各
ビットにおけるデジタル・エッジのジッタを測定するた
めに、ジッタ表示を行うジッタ・タイミング測定方法に
関する。
度変化等により生じる多ビット・デジタル・ワードの各
ビットにおけるデジタル・エッジのジッタを測定するた
めに、ジッタ表示を行うジッタ・タイミング測定方法に
関する。
電子工学の分野において、設計が完全にもかかわらず、
実際の動作が完全でないことが常にある。温度により生
じる電子のランダムな移動による電気ノイズは、室温で
は除去できない。このような総ての電気ノイズにより、
タイミング・パルス又はデータ・ビット・パルスでは、
あるパルスから次のパルスにかけて数ナノ秒のジッタが
生じる。すなわち、パルスの前縁及び後縁の少なくとも
一方の発生時間が、ある範囲で変化する。また、各デー
タ・ビット経路又はタイミング・パルス経路の長さがわ
ずかに異なっているので、ジッタの他に、各経路に応じ
て、基準値からの平均偏差が生じる。CCIR−601標準で
定められた如きデジタル・ビデオ・テレビジョン・シス
テムにおいては、データをデジタル・ワードの形態で処
理し、各ビットを独立した導電路により伝送する。経路
の違い及びその他の要素により、データ・ワードを構成
するデジタル・ビットに、互いにスキュー（位相のず
れ）が生じると共に、そのデータに関連したデータ・ク
ロックとの間にもスキューが生じる。理想的には、デー
タ・クロックの各クロック・パルスの前縁は、データ・
ワードの各デジタル・ビットの中間にて正確に生じる。
この状態を、第４図の上から最上段のデータ及び２番目
のクロックの関係で示す。デジタル・テレビジョン標準
には、データ・クロックのジッタが＋/3ナノ秒という制
限があり、このデータ・クロックに対するデータ・デジ
タル・ビットのジッタ及びスキューの制限は、＋／−８
ナノ秒である。
実際の動作が完全でないことが常にある。温度により生
じる電子のランダムな移動による電気ノイズは、室温で
は除去できない。このような総ての電気ノイズにより、
タイミング・パルス又はデータ・ビット・パルスでは、
あるパルスから次のパルスにかけて数ナノ秒のジッタが
生じる。すなわち、パルスの前縁及び後縁の少なくとも
一方の発生時間が、ある範囲で変化する。また、各デー
タ・ビット経路又はタイミング・パルス経路の長さがわ
ずかに異なっているので、ジッタの他に、各経路に応じ
て、基準値からの平均偏差が生じる。CCIR−601標準で
定められた如きデジタル・ビデオ・テレビジョン・シス
テムにおいては、データをデジタル・ワードの形態で処
理し、各ビットを独立した導電路により伝送する。経路
の違い及びその他の要素により、データ・ワードを構成
するデジタル・ビットに、互いにスキュー（位相のず
れ）が生じると共に、そのデータに関連したデータ・ク
ロックとの間にもスキューが生じる。理想的には、デー
タ・クロックの各クロック・パルスの前縁は、データ・
ワードの各デジタル・ビットの中間にて正確に生じる。
この状態を、第４図の上から最上段のデータ及び２番目
のクロックの関係で示す。デジタル・テレビジョン標準
には、データ・クロックのジッタが＋/3ナノ秒という制
限があり、このデータ・クロックに対するデータ・デジ
タル・ビットのジッタ及びスキューの制限は、＋／−８
ナノ秒である。
〔発明が解決しようとする課題〕 実際の電子処理システムにおいて生じる理想との差を判
断し、デジタル・システムがその規格内で動作している
かを、操作者が判断できるように表示する手段が望まれ
ている。
断し、デジタル・システムがその規格内で動作している
かを、操作者が判断できるように表示する手段が望まれ
ている。
したがって、本発明の目的は、データ・ワード処理経路
の各デジタル・ビット線において、実際と理想との間の
スキューを求め、その結果をジッタ表示として表示でき
るジッタ・タイミング測定方法の提供にある。
の各デジタル・ビット線において、実際と理想との間の
スキューを求め、その結果をジッタ表示として表示でき
るジッタ・タイミング測定方法の提供にある。
本発明によれば、データ・ワード形式の入力データをタ
イミング・レジスタに入力する。このタイミング・レジ
スタは、入力データに関連したデータ・クロックから得
たクロック信号によりクロックされる。すなわち、入力
データをクロック信号によりサンプリングする。なお、
このクロック信号は、プログラムにより順次遅延されて
いる。入力信号をテレビジョン信号とし、このテレビジ
ョン信号の各水平ライン内の隣接する特定位置１及び０
の特定データが夫々存在する場合、これら特定位置のデ
ータを得るために、多くの水平ラインにわたってサンプ
リングを行う。そして、各各遅延量で遅延されたクロッ
ク信号により、これら特定位置を対象としてサンプリン
グしたデータのビット値（２進値）が、多くの水平ライ
ンにわたって、総て１か、又は０かを判断する。この判
断により、一方の２進状態から他方の状態へのデータ・
ワード間の遷移（エッジ）を検出するまで、クロック信
号の遅延をプログラムにより変化させる。複数サイクル
にわたる対応サンプリング時点の総ての２進値がもはや
１状態でなくなる時の遅延時間が、ジッタ範囲の初め
（ジッタ表示期間の開始）を表し、対応サンプリング時
点の総ての２進値がもはや反対の状態（０状態）になる
時の遅延時間が、ジッタ範囲の終わり（ジッタ表示期間
の終了）を表す。このジッタ範囲（ジッタ表示期間）を
棒状の形式で表示スクリーン上に示す。なお、棒の長さ
は、ジッタ期間の開始時点及び終了時点の差の時間に等
しい。データ・クロックと、このデータ・クロックによ
り低帯域位相ロック・ループにより得た非常に安定した
クロックとを比較して、データ・クロック自体のジッタ
も測定し、かかるデータ・クロック・ジッタをデジタル
・ビットの線と共に表示する。その結果表示により、デ
ータ・クロック・ジッタとデータ経路の差は、特定のデ
ジタル・ビデオ標準の許容限界内かを示す。
イミング・レジスタに入力する。このタイミング・レジ
スタは、入力データに関連したデータ・クロックから得
たクロック信号によりクロックされる。すなわち、入力
データをクロック信号によりサンプリングする。なお、
このクロック信号は、プログラムにより順次遅延されて
いる。入力信号をテレビジョン信号とし、このテレビジ
ョン信号の各水平ライン内の隣接する特定位置１及び０
の特定データが夫々存在する場合、これら特定位置のデ
ータを得るために、多くの水平ラインにわたってサンプ
リングを行う。そして、各各遅延量で遅延されたクロッ
ク信号により、これら特定位置を対象としてサンプリン
グしたデータのビット値（２進値）が、多くの水平ライ
ンにわたって、総て１か、又は０かを判断する。この判
断により、一方の２進状態から他方の状態へのデータ・
ワード間の遷移（エッジ）を検出するまで、クロック信
号の遅延をプログラムにより変化させる。複数サイクル
にわたる対応サンプリング時点の総ての２進値がもはや
１状態でなくなる時の遅延時間が、ジッタ範囲の初め
（ジッタ表示期間の開始）を表し、対応サンプリング時
点の総ての２進値がもはや反対の状態（０状態）になる
時の遅延時間が、ジッタ範囲の終わり（ジッタ表示期間
の終了）を表す。このジッタ範囲（ジッタ表示期間）を
棒状の形式で表示スクリーン上に示す。なお、棒の長さ
は、ジッタ期間の開始時点及び終了時点の差の時間に等
しい。データ・クロックと、このデータ・クロックによ
り低帯域位相ロック・ループにより得た非常に安定した
クロックとを比較して、データ・クロック自体のジッタ
も測定し、かかるデータ・クロック・ジッタをデジタル
・ビットの線と共に表示する。その結果表示により、デ
ータ・クロック・ジッタとデータ経路の差は、特定のデ
ジタル・ビデオ標準の許容限界内かを示す。
本発明の目的、効果及びその他の新規な特徴は、添付図
を参照した以下の詳細説明により明らかになろう。
を参照した以下の詳細説明により明らかになろう。
デジタル・テレビジョン標準は、アナログ・テレビジョ
ン信号を一連のデジタル・データ・ワードとして表す
が、各データ・ワードは、テレビジョン画像の水平ライ
ンの一部分を表す。テレビジョン信号の各水平ライン
を、第２図に示す如く、アクティブ・ビデオ部分及び水
平ブランキング部分に分ける。各アクティブ・ビデオ部
分の終わりにて、データ・ワードのアクティブ・ビデオ
・グルーブの終わりを示すワード（EAV）を発生し、各
アクティブ・ビデオ部分の開始にて、データ・ワードの
アクティブ・ビデオ・グループの開始を表すワード（SA
V）を発生する。EAV及びSAVのデータ・ワードには、FF,
00,00STATUSの如き独得のフォーマットがある（第４図
の最上段のデータを参照）。なおFF及び00は16進法表示
であり、STATUSは、そのグループがEAVであるかSAVであ
るかを示すと共に、垂直ブランキング部分の間にアクテ
ィブ・ビデオ部分が存在するか否かを示す。各ワードの
継続期間の中央にて、データ・クロック信号により各デ
ータ・ワードをサンプリングするのが理想的である。す
なわち、各データ・ワードの継続期間が40ナノ秒なら
ば、データ・クロックの前縁は、データ・ワード前縁か
ら20ナノ秒後に続き、有効なデータを確実に処理できる
ようにする。この状態を、第４図の最上段のデータ及び
２番目のクロックの関係で示す。
ン信号を一連のデジタル・データ・ワードとして表す
が、各データ・ワードは、テレビジョン画像の水平ライ
ンの一部分を表す。テレビジョン信号の各水平ライン
を、第２図に示す如く、アクティブ・ビデオ部分及び水
平ブランキング部分に分ける。各アクティブ・ビデオ部
分の終わりにて、データ・ワードのアクティブ・ビデオ
・グルーブの終わりを示すワード（EAV）を発生し、各
アクティブ・ビデオ部分の開始にて、データ・ワードの
アクティブ・ビデオ・グループの開始を表すワード（SA
V）を発生する。EAV及びSAVのデータ・ワードには、FF,
00,00STATUSの如き独得のフォーマットがある（第４図
の最上段のデータを参照）。なおFF及び00は16進法表示
であり、STATUSは、そのグループがEAVであるかSAVであ
るかを示すと共に、垂直ブランキング部分の間にアクテ
ィブ・ビデオ部分が存在するか否かを示す。各ワードの
継続期間の中央にて、データ・クロック信号により各デ
ータ・ワードをサンプリングするのが理想的である。す
なわち、各データ・ワードの継続期間が40ナノ秒なら
ば、データ・クロックの前縁は、データ・ワード前縁か
ら20ナノ秒後に続き、有効なデータを確実に処理できる
ようにする。この状態を、第４図の最上段のデータ及び
２番目のクロックの関係で示す。
第１図は、本発明を用いたタイミング測定システムのブ
ロック図である。バッファ増幅器（10）は、差動入力と
して、データ・クロック及び並列データ・ビットの形式
のデータ・ワードを受ける。このバッファ増幅器は、差
動入力をシングル・エンド出力に変換する。バッファ増
幅器（10）からのシングル・エンド出力をデータ入力と
して、タイミング・レジスタ（12）に入力すると共に、
データ・ワードを表すシングル・エンド出力をデータ入
力としてデータ・レジスタ（14）にも入力する。なお、
第１図において、複数の信号線は、斜線を有する１本の
ラインで示す。バッファ増幅器（10）からのデータ・ク
ロック信号を用いて、データ・レジスタ（14）へのデー
タ・ビッド信号をクロックすると共に、プログラマブル
・クロック遅延回路（16）にも入力する。この遅延回路
（16）は、データ・クロック信号を遅延させて、タイミ
ング・レジスタ（12）をクロックする。即ち、このタイ
ミング・レジスタによりデータ・ワードをサンプリング
する。データ・レジスタ（14）からのデータを同期検出
回路（18）に入力する。この同期検出回路は、従来技術
で知られているように、データ・ワードから独特なEAV
及びSAVワードを捜す。また、従来技術で知られている
ように、これらデータ・ワードを、同期点を識別するの
に必要なクロック・サイクルだけ遅延させ、データ・ク
ロック信号と共に標準ビデオ・デコーダ（図示せず）に
供給して、ルミナンス成分及び２つのクロミナンス差成
分に変換する。同期点が識別され、同期発生器（20）に
入力されて複合同期信号を発生する際、同期検出回路
（18）からは同期クロックが発生する。この複合同期信
号は、デコーダされたビデオと最終的に組合わされ、ビ
デオ表示モニタ上に表示される。この同期クロックをカ
ウンタ（22）に入力して、このカウンタをリセットする
と、このカウンタはデータ・クロックを計数する。な
お、この計数は、制御器（24）で決まる計数値に達する
まで、データ・ワードの数を係数するのと等価である。
所定の係数値に達すると、カウンタ（22）は、タイミン
グ基準信号（TRS）、即ちウィンドウ信号を発生し、こ
れを捕獲レジスタ（26）に入力する。これら動作は、サ
ンプリング値を調べるべき特定のデータ（EAV及びSAVの
FF及び00）の位置が同期信号に対して定まっているた
め、この特定データのみをタイミング・レジスタ（12）
から捕獲レジスタ（26）に捕獲するタイミング（TRSの
発生時点）を決めるためである。よって、タイミング・
レジスタ（12）からのデータを捕獲レジスタ（26）が捕
獲して、制御器（24）により処理される。この制御器
（24）は、遅延回路（16）におけるクロック遅延量も制
御する。
ロック図である。バッファ増幅器（10）は、差動入力と
して、データ・クロック及び並列データ・ビットの形式
のデータ・ワードを受ける。このバッファ増幅器は、差
動入力をシングル・エンド出力に変換する。バッファ増
幅器（10）からのシングル・エンド出力をデータ入力と
して、タイミング・レジスタ（12）に入力すると共に、
データ・ワードを表すシングル・エンド出力をデータ入
力としてデータ・レジスタ（14）にも入力する。なお、
第１図において、複数の信号線は、斜線を有する１本の
ラインで示す。バッファ増幅器（10）からのデータ・ク
ロック信号を用いて、データ・レジスタ（14）へのデー
タ・ビッド信号をクロックすると共に、プログラマブル
・クロック遅延回路（16）にも入力する。この遅延回路
（16）は、データ・クロック信号を遅延させて、タイミ
ング・レジスタ（12）をクロックする。即ち、このタイ
ミング・レジスタによりデータ・ワードをサンプリング
する。データ・レジスタ（14）からのデータを同期検出
回路（18）に入力する。この同期検出回路は、従来技術
で知られているように、データ・ワードから独特なEAV
及びSAVワードを捜す。また、従来技術で知られている
ように、これらデータ・ワードを、同期点を識別するの
に必要なクロック・サイクルだけ遅延させ、データ・ク
ロック信号と共に標準ビデオ・デコーダ（図示せず）に
供給して、ルミナンス成分及び２つのクロミナンス差成
分に変換する。同期点が識別され、同期発生器（20）に
入力されて複合同期信号を発生する際、同期検出回路
（18）からは同期クロックが発生する。この複合同期信
号は、デコーダされたビデオと最終的に組合わされ、ビ
デオ表示モニタ上に表示される。この同期クロックをカ
ウンタ（22）に入力して、このカウンタをリセットする
と、このカウンタはデータ・クロックを計数する。な
お、この計数は、制御器（24）で決まる計数値に達する
まで、データ・ワードの数を係数するのと等価である。
所定の係数値に達すると、カウンタ（22）は、タイミン
グ基準信号（TRS）、即ちウィンドウ信号を発生し、こ
れを捕獲レジスタ（26）に入力する。これら動作は、サ
ンプリング値を調べるべき特定のデータ（EAV及びSAVの
FF及び00）の位置が同期信号に対して定まっているた
め、この特定データのみをタイミング・レジスタ（12）
から捕獲レジスタ（26）に捕獲するタイミング（TRSの
発生時点）を決めるためである。よって、タイミング・
レジスタ（12）からのデータを捕獲レジスタ（26）が捕
獲して、制御器（24）により処理される。この制御器
（24）は、遅延回路（16）におけるクロック遅延量も制
御する。
位相遅延回路（16）を第３図に詳細に示す。データ・ク
ロックを２段の移相器（26）に入力する。この移相器
（26）は、制御器（24）が決める量だけデータ・クロッ
クをシフトさせるので、前縁がデータ・ワード間の遷移
に近づく。この状態を、第４図の３番目の遅延クロック
（データ）に「シフト」として示す。移相器（26）の第
１段からの移相シフトされたクロックを第２段に入力し
て、更に遅延を行い、タイミング・レジスタ（12）に入
力する遅延クロックを発生する。この第２段の移相器に
よる遅延範囲を第４図の３番目の遅延クロック（デー
タ）に「範囲」として示す。位相ロック・ループ（PL
L）（30）も位相遅延回路（16）に含まれており、この
位相ロック・ループは、位相器（26）の第１段からの位
相シフト・クロックを受ける。また、位相ロック・ルー
プ（PLL）（30）は、低帯域応答なので、入力における
クロック信号のジッタは、出力に反映しない。よって、
本質的にジッタのない安定なクロック信号を発生する。
次に、この安定したクロック信号をタイミング・レジス
タ（12）に入力して、クロック・データ入力信号との比
較を行い、クロック・ジッタの量を判断する。１対のゲ
ート（32）及び（34）を制御器からのLOOP EN信号でイ
ネーブルするので、位相ロック・ループ（30）の出力が
イネーブル（選択）されたとき、遅延した安定なクロッ
クがタイミング・レジスタ（12）に入力され、データ・
クロック入力と比較される。また、位相ロック・ループ
（30）が制御器（24）によりディスエーブルされたと
き、位相器（26）からの遅延されたクロックがゲート
（32）を介してタイミング・レジスタ（12）に入力さ
れ、データ・ワードの各データ・ビットと比較される。
ロックを２段の移相器（26）に入力する。この移相器
（26）は、制御器（24）が決める量だけデータ・クロッ
クをシフトさせるので、前縁がデータ・ワード間の遷移
に近づく。この状態を、第４図の３番目の遅延クロック
（データ）に「シフト」として示す。移相器（26）の第
１段からの移相シフトされたクロックを第２段に入力し
て、更に遅延を行い、タイミング・レジスタ（12）に入
力する遅延クロックを発生する。この第２段の移相器に
よる遅延範囲を第４図の３番目の遅延クロック（デー
タ）に「範囲」として示す。位相ロック・ループ（PL
L）（30）も位相遅延回路（16）に含まれており、この
位相ロック・ループは、位相器（26）の第１段からの位
相シフト・クロックを受ける。また、位相ロック・ルー
プ（PLL）（30）は、低帯域応答なので、入力における
クロック信号のジッタは、出力に反映しない。よって、
本質的にジッタのない安定なクロック信号を発生する。
次に、この安定したクロック信号をタイミング・レジス
タ（12）に入力して、クロック・データ入力信号との比
較を行い、クロック・ジッタの量を判断する。１対のゲ
ート（32）及び（34）を制御器からのLOOP EN信号でイ
ネーブルするので、位相ロック・ループ（30）の出力が
イネーブル（選択）されたとき、遅延した安定なクロッ
クがタイミング・レジスタ（12）に入力され、データ・
クロック入力と比較される。また、位相ロック・ループ
（30）が制御器（24）によりディスエーブルされたと
き、位相器（26）からの遅延されたクロックがゲート
（32）を介してタイミング・レジスタ（12）に入力さ
れ、データ・ワードの各データ・ビットと比較される。
次に本発明による動作を説明するが、先ず、入力データ
を例として、動作原理を更に説明する。データ・クロッ
クに対する入力データのジッタ・タイミングを測定する
には、アンド・ゲート（32）（第３図）をイネーブルし
て、位相遅延回路16がデータ・クロックを遅延した遅延
クロック（データ）を出力する。この際、制御器（24）
は、データ・クロックを移動、即ち、遅延させるための
タイミング検索アルゴリズムを用いる。この検索アルゴ
リズムは、デジタル・テレビジョン信号のEAV又はSABの
FFから00への遷移の如き既知の値のデジタル・ワードに
対して動作する。すなわち、入力データの場合、第４図
の１番目に示すデータのFF（32ビットの総てが１の状
態）から00（32ビットの総てが０の状態）に変化する部
分における各ビットについて、３番目に示す遅延クロッ
ク（データ）で決まる対応サンプリング時点のサンプル
値を調べる。遅延クロックの各サイクルの前縁で入力デ
ータをサンプルするので、既知のタイミングのEAV又はS
AVのFFから00への遷移部分のサンプル値を選択するため
に、上述のタイミング基準信号TRSに基づいて、タイミ
ング・レジスタ（12）から捕獲レジスタ（26）へサンプ
ル値を転送する。なお、遅延クロック（データ）のスキ
ュー時間（クロック遅延変化期間）は、上述の如く第４
図に「範囲」として示す。各サイクルの対応サンプリン
グ時点でサンプリングしたデータのサンプル値が変化す
るまで、クロックをスキューして（クロック遅延を変化
させて）、この時のスキュー時間を記録する。また、各
サイクルの対応サンプリグ時点の総てのサンプル・デー
タ値が完全に逆の状態に変化するまで、遅延クロックを
更にスキューさせ（遅延させ）、この時のスキュー時間
を再び記録する。これら２つの記録したスキュー時間
を、表示アルゴリズムで処理する。この表示アルゴリズ
ムは、基準点に対して、即ち、データ・クロックの前縁
に対して、わずかな領域に２つのスキュー時間の間隔を
示す。なお、これらの処理を、入力データの各ビットに
対して行うが、これらの動作は、遅延回路（16）で遅延
されたクロックにより、タイミング・レジスタ（12）で
データをサンプリングし、上述の如くFFから00に変化す
る部分のデータを捕獲レジスタ（26）にタイミング基準
信号TRSのタイミングで捕獲し、その捕獲したサンプル
値を制御器（24）が処理して行う。
を例として、動作原理を更に説明する。データ・クロッ
クに対する入力データのジッタ・タイミングを測定する
には、アンド・ゲート（32）（第３図）をイネーブルし
て、位相遅延回路16がデータ・クロックを遅延した遅延
クロック（データ）を出力する。この際、制御器（24）
は、データ・クロックを移動、即ち、遅延させるための
タイミング検索アルゴリズムを用いる。この検索アルゴ
リズムは、デジタル・テレビジョン信号のEAV又はSABの
FFから00への遷移の如き既知の値のデジタル・ワードに
対して動作する。すなわち、入力データの場合、第４図
の１番目に示すデータのFF（32ビットの総てが１の状
態）から00（32ビットの総てが０の状態）に変化する部
分における各ビットについて、３番目に示す遅延クロッ
ク（データ）で決まる対応サンプリング時点のサンプル
値を調べる。遅延クロックの各サイクルの前縁で入力デ
ータをサンプルするので、既知のタイミングのEAV又はS
AVのFFから00への遷移部分のサンプル値を選択するため
に、上述のタイミング基準信号TRSに基づいて、タイミ
ング・レジスタ（12）から捕獲レジスタ（26）へサンプ
ル値を転送する。なお、遅延クロック（データ）のスキ
ュー時間（クロック遅延変化期間）は、上述の如く第４
図に「範囲」として示す。各サイクルの対応サンプリン
グ時点でサンプリングしたデータのサンプル値が変化す
るまで、クロックをスキューして（クロック遅延を変化
させて）、この時のスキュー時間を記録する。また、各
サイクルの対応サンプリグ時点の総てのサンプル・デー
タ値が完全に逆の状態に変化するまで、遅延クロックを
更にスキューさせ（遅延させ）、この時のスキュー時間
を再び記録する。これら２つの記録したスキュー時間
を、表示アルゴリズムで処理する。この表示アルゴリズ
ムは、基準点に対して、即ち、データ・クロックの前縁
に対して、わずかな領域に２つのスキュー時間の間隔を
示す。なお、これらの処理を、入力データの各ビットに
対して行うが、これらの動作は、遅延回路（16）で遅延
されたクロックにより、タイミング・レジスタ（12）で
データをサンプリングし、上述の如くFFから00に変化す
る部分のデータを捕獲レジスタ（26）にタイミング基準
信号TRSのタイミングで捕獲し、その捕獲したサンプル
値を制御器（24）が処理して行う。
データ・クロックに対する入力データのジッタ・タイミ
ング測定を上述したが、次に、データ・クロック自体の
ジッタ測定を説明する。このために、アンド・ゲート
（34）をイネーブルして、タイミング・レジスタ（12）
は、位相ロックループ（30）からの安定したクロックに
よりデータ・クロック信号をサンプリングする。また、
制御器（24）は、データ・クロック信号の前縁に応じた
基準点を定め、この基準点としてのクロック前縁に対す
る遅延回路（16）の遅延値を決定する。上述の如く、同
期検出回路（18）からの同期クロック信号は、制御カウ
ンタ（22）の計数を開始させる。このカウンタ（22）
は、その計数値が制御器のロードした所定計数値に達す
ると、入力データのEAV/SAV付近のタイミングに発生す
るTRSパルスを制御器（24）に出力する。このTRSパルス
により、制御器（24）はタイミング・レジスタ（12）か
らデータ・クロック値を読取る。なお、第４図では、遅
延クロック（クロック）において、「クロック・サンプ
リング」と示された部分は、単に、遅延クロックの遅延
範囲を示しているに過ぎず、この遅延クロックの各前縁
においてデータ・クロックをサンプリングする。そし
て、捕獲レジスタ（26）に転送されるデータ・クロック
は、TRSの直前の遅延クロックの前縁でサンプリングさ
れたデータ・クロックのサンプル値である。その後、制
御器は、カウンタ（22）に次のサンプリング用の所定計
数値（遅延値）を再ロードする。この方法で、データ・
クロックの各サイクルの対応サンプリング時点のＮ個の
サンプル値を読出した後、位相遅延回路（16）の遅延値
を増分し、新たな組のＮ個のサンプルを得る。総てのサ
ンプル値が一方の状態、例えば、０の状態のとき、デー
タ・クロックの０値の終わりにまだ達しておらず、この
遅延値は記録されない。１組のサンプル内の少なくとも
１つのサンプル値が異なる状態になると、即ち、１組の
サンプル値に０と１とが混在した状態になると、ジッタ
（スキュー）範囲の一方の限界時間値として遅延値を記
録する。複数サイクルの対応サンプリング時点における
総てのサンプル値が逆の状態、即ち、総てのサンプル値
が１の状態になるまで、遅延値を増分し続け、更にサン
プル値を得る。この点で、遅延値をジッタ範囲の他方の
限界時間値として蓄積する。２つの限界の遅延値の平均
値は、基準点、即ち、データ・クロック信号の前縁とな
る。
ング測定を上述したが、次に、データ・クロック自体の
ジッタ測定を説明する。このために、アンド・ゲート
（34）をイネーブルして、タイミング・レジスタ（12）
は、位相ロックループ（30）からの安定したクロックに
よりデータ・クロック信号をサンプリングする。また、
制御器（24）は、データ・クロック信号の前縁に応じた
基準点を定め、この基準点としてのクロック前縁に対す
る遅延回路（16）の遅延値を決定する。上述の如く、同
期検出回路（18）からの同期クロック信号は、制御カウ
ンタ（22）の計数を開始させる。このカウンタ（22）
は、その計数値が制御器のロードした所定計数値に達す
ると、入力データのEAV/SAV付近のタイミングに発生す
るTRSパルスを制御器（24）に出力する。このTRSパルス
により、制御器（24）はタイミング・レジスタ（12）か
らデータ・クロック値を読取る。なお、第４図では、遅
延クロック（クロック）において、「クロック・サンプ
リング」と示された部分は、単に、遅延クロックの遅延
範囲を示しているに過ぎず、この遅延クロックの各前縁
においてデータ・クロックをサンプリングする。そし
て、捕獲レジスタ（26）に転送されるデータ・クロック
は、TRSの直前の遅延クロックの前縁でサンプリングさ
れたデータ・クロックのサンプル値である。その後、制
御器は、カウンタ（22）に次のサンプリング用の所定計
数値（遅延値）を再ロードする。この方法で、データ・
クロックの各サイクルの対応サンプリング時点のＮ個の
サンプル値を読出した後、位相遅延回路（16）の遅延値
を増分し、新たな組のＮ個のサンプルを得る。総てのサ
ンプル値が一方の状態、例えば、０の状態のとき、デー
タ・クロックの０値の終わりにまだ達しておらず、この
遅延値は記録されない。１組のサンプル内の少なくとも
１つのサンプル値が異なる状態になると、即ち、１組の
サンプル値に０と１とが混在した状態になると、ジッタ
（スキュー）範囲の一方の限界時間値として遅延値を記
録する。複数サイクルの対応サンプリング時点における
総てのサンプル値が逆の状態、即ち、総てのサンプル値
が１の状態になるまで、遅延値を増分し続け、更にサン
プル値を得る。この点で、遅延値をジッタ範囲の他方の
限界時間値として蓄積する。２つの限界の遅延値の平均
値は、基準点、即ち、データ・クロック信号の前縁とな
る。
上述では、入力データのジッタの測定後にデータ・クロ
ックのジッタの測定を行った。しかし、測定順次を逆に
してもよい。この際、データ・クロックのジッタ測定で
求めた基準点により、入力データの各ビットを上述の如
くサンプリングし、制御器（24）からの遅延値によりス
キュー（ジッタ）範囲の限界を求める。入力データの各
ビットのスキューは、蓄積した遅延値が表すスキュー時
間の限界の平均と、基準点との差であり、データ・クロ
ック信号に対するデータ・ビット・ジッタは、遅延値の
限界の範囲で表せる。各ビット経路に対するスキュー時
間範囲の限界の測定結果の配列は、次式に応じて、液晶
表示器又は陰極線管の如き適当な表示装置上に表示する
ため、ピクセルに変換される。
ックのジッタの測定を行った。しかし、測定順次を逆に
してもよい。この際、データ・クロックのジッタ測定で
求めた基準点により、入力データの各ビットを上述の如
くサンプリングし、制御器（24）からの遅延値によりス
キュー（ジッタ）範囲の限界を求める。入力データの各
ビットのスキューは、蓄積した遅延値が表すスキュー時
間の限界の平均と、基準点との差であり、データ・クロ
ック信号に対するデータ・ビット・ジッタは、遅延値の
限界の範囲で表せる。各ビット経路に対するスキュー時
間範囲の限界の測定結果の配列は、次式に応じて、液晶
表示器又は陰極線管の如き適当な表示装置上に表示する
ため、ピクセルに変換される。
DP＝（DCOUNT−CC/2＋PS）（K1）（K2） なお、DPは、表示器の水平軸に沿ったピクセルの表示位
置であり、DCOUNTは、遅延の基準に対する遅延量であ
り、CCは、遅延の単位期間であり、PSは、クロック基準
点に対する入力データの経路のスキューとしての遅延量
であり、K1は、単位遅延当たりのピコ秒の定数であり、
K2は、ピコ当たりのピクセルの定数である。
置であり、DCOUNTは、遅延の基準に対する遅延量であ
り、CCは、遅延の単位期間であり、PSは、クロック基準
点に対する入力データの経路のスキューとしての遅延量
であり、K1は、単位遅延当たりのピコ秒の定数であり、
K2は、ピコ当たりのピクセルの定数である。
要約すれば、全体の動作は、位相ロック・ループ（30）
をオンとし、適当なゲート（34）をイネーブルする制御
器（24）により、クロック・ジッタの判断を行う。同様
な方法で、位相器（26）の第１段へ種々の遅延値入力を
与えて、位相ロック・ループ（30）からの安定したクロ
ックをデータ・クロック信号と比較し、データ・クロッ
ク・ジッタ範囲を表す遅延計数の限界を得る。
をオンとし、適当なゲート（34）をイネーブルする制御
器（24）により、クロック・ジッタの判断を行う。同様
な方法で、位相器（26）の第１段へ種々の遅延値入力を
与えて、位相ロック・ループ（30）からの安定したクロ
ックをデータ・クロック信号と比較し、データ・クロッ
ク・ジッタ範囲を表す遅延計数の限界を得る。
その結果の表示を第５図に示す。この第５図は、表示ス
クリーン（40）の表示であり、上側には限界を示す時間
目盛り（42）があり、識別子（44）の列は、水平ライン
に関連した各データ・ビッド・及びクロックを示し、下
側にはクロック・ジッタ限界指示（46）がある。経路ス
キュー（48）は、中黒の棒として各データ・ビット経路
毎に示される。この棒は、クロックに対し最新のＮ個の
サンプル経路スキューの範囲を表す。クロック・ジッタ
（50）も同様に表す。１対の垂直カーソル（52）は、測
定を開始してからのデータ・ビットに対する経路スキュ
ー範囲の限界値を表し、黒点（54）は、限界値を発生し
た経路を示す。よって、この表示は、データ・ビット経
路の最新の経路スキュー範囲は、−２〜１（D0）、−１
〜１（D1）、３〜４（D2）、−１（D3）、０〜５（D
4）、０〜１（D5）、２〜３（D6）及び１〜３（D7）で
あり、クロック・ジッタは、−１及び０の範囲である。
経路の限界スキューは、D2の−５とD5の７である。これ
は、単一の表示により、短時間のスキューと長時間のス
キューの両方を示している。
クリーン（40）の表示であり、上側には限界を示す時間
目盛り（42）があり、識別子（44）の列は、水平ライン
に関連した各データ・ビッド・及びクロックを示し、下
側にはクロック・ジッタ限界指示（46）がある。経路ス
キュー（48）は、中黒の棒として各データ・ビット経路
毎に示される。この棒は、クロックに対し最新のＮ個の
サンプル経路スキューの範囲を表す。クロック・ジッタ
（50）も同様に表す。１対の垂直カーソル（52）は、測
定を開始してからのデータ・ビットに対する経路スキュ
ー範囲の限界値を表し、黒点（54）は、限界値を発生し
た経路を示す。よって、この表示は、データ・ビット経
路の最新の経路スキュー範囲は、−２〜１（D0）、−１
〜１（D1）、３〜４（D2）、−１（D3）、０〜５（D
4）、０〜１（D5）、２〜３（D6）及び１〜３（D7）で
あり、クロック・ジッタは、−１及び０の範囲である。
経路の限界スキューは、D2の−５とD5の７である。これ
は、単一の表示により、短時間のスキューと長時間のス
キューの両方を示している。
したがって、本発明によれば、デジタル同期エッジを検
出し、２つのデジタル・ワード間の遷移を検出し、複数
回のクロック遅延においてサンプリングして各データ・
ビット経路の経路スキューの範囲を正確に求め、各デー
タ・ビット経路の求めた結果を適切な表示器に表示する
ことにより、経路スキュー及びクロック・ジッタのタイ
ミングを測定する。クロック信号を、このクロック信号
から発生され遅延された安定なクロック信号と比較し
て、同様に、クロック・ジッタも求めている。よって、
データ・ワード処理経路の各デジタル・ビットラインに
おいて、実際と理想との間のスキューを求め、その結果
をジッタ表示として表示できる。
出し、２つのデジタル・ワード間の遷移を検出し、複数
回のクロック遅延においてサンプリングして各データ・
ビット経路の経路スキューの範囲を正確に求め、各デー
タ・ビット経路の求めた結果を適切な表示器に表示する
ことにより、経路スキュー及びクロック・ジッタのタイ
ミングを測定する。クロック信号を、このクロック信号
から発生され遅延された安定なクロック信号と比較し
て、同様に、クロック・ジッタも求めている。よって、
データ・ワード処理経路の各デジタル・ビットラインに
おいて、実際と理想との間のスキューを求め、その結果
をジッタ表示として表示できる。
第１図は本発明を用いるタイミング測定システムのブロ
ック図、第２図は典型的なテレビジョン・ビデオ信号の
タイミング図、第３図は第１図に用いるクロック遅延回
路のブロック図、第４図は第１図の動作を説明するタイ
ミング図、第５図は本発明による表示を示す図である。 （10）はバッファ回路、（12）はタイミング・レジス
タ、（14）はデータ・レジスタ、（16）はクロック遅延
回路、（18）は同期検出回路、（20）は同期発生回路、
（22）はカウンタ、（24）は制御器、（26）は捕獲レジ
スタ、（40）は表示器である。
ック図、第２図は典型的なテレビジョン・ビデオ信号の
タイミング図、第３図は第１図に用いるクロック遅延回
路のブロック図、第４図は第１図の動作を説明するタイ
ミング図、第５図は本発明による表示を示す図である。 （10）はバッファ回路、（12）はタイミング・レジス
タ、（14）はデータ・レジスタ、（16）はクロック遅延
回路、（18）は同期検出回路、（20）は同期発生回路、
（22）はカウンタ、（24）は制御器、（26）は捕獲レジ
スタ、（40）は表示器である。
Claims (2)
- 【請求項１】基準クロック信号に対するデジタル信号路
のジッタ・タイミングを測定する方法であって、 上記デジタル信号路からの繰り返し信号における既知の
値の特定データ・ワードの１ビットのサンプル値を、上
記繰り返し信号の各サイクルでの上記特定データ・ワー
ドの端部にて、上記基準クロック信号により決まるサン
プル時点の各々で複数回だけ取り込み、各サンプル時点
での１組のサンプル値を発生する取り込み過程と、 上記基準クロック信号を順次遅延して上記サンプル時点
を変化させて上記取り込み過程を繰り返す過程と、 上記取り込み過程で発生した１組のサンプル値の総ての
値が１及び０の一方の状態から１及び０の両方が混在し
だしたときの第１サンプル時点を求めると共に、上記取
り込み過程で発生した１組のサンプル値の総ての値が１
及び０の他方の状態になったときの第２サンプル時点を
求める過程と、 上記基準クロック信号の基準タイミングに対して、上記
第１サンプル時点及び上記第２サンプル時点の間隔を表
示する過程と を有することを特徴とするジッタ・タイミング測定方
法。 - 【請求項２】データ・ワードと該データ・ワードをクロ
ックするためのデータ・クロック信号が別々の信号路を
通して伝送されるシステムにおけるデータ・クロック信
号のジッタ・タイミングを測定する方法であって、 上記入力クロック信号から安定したクロック信号を発生
する過程と、 上記入力クロック信号の端部にて、上記安定クロック信
号により決まるサンプル時点の各々で上記入力クロック
信号のサンプル値を複数回だけ取り込み、各サンプル時
点での１組のサンプル値を発生する取り込み過程と、 上記安定クロック信号を順次遅延して上記サンプル時点
を変化させて上記取り込み過程を繰り返す過程と、 上記取り込み過程で発生した１組のサンプル値の総ての
値が１及び０の一方の状態から１及び０の両方が混在し
だしたときの第１サンプル時点を求めると共に、上記取
り込み過程で発生した１組のサンプル値の総ての値が１
及び０の他方の状態になったときの第２サンプル時点を
求める過程と、 上記安定クロック信号の基準タイミングに対して、上記
第１サンプル時点及び上記第２サンプル時点の間隔を表
示する過程と を有することを特徴とするジッタ・タイミング測定方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/246,052 US4887279A (en) | 1988-09-19 | 1988-09-19 | Timing measurement for jitter display |
| US246052 | 1994-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02115774A JPH02115774A (ja) | 1990-04-27 |
| JPH0789133B2 true JPH0789133B2 (ja) | 1995-09-27 |
Family
ID=22929145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236783A Expired - Fee Related JPH0789133B2 (ja) | 1988-09-19 | 1989-09-12 | ジッタ・タイミング測定方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4887279A (ja) |
| EP (1) | EP0360519B1 (ja) |
| JP (1) | JPH0789133B2 (ja) |
| DE (1) | DE68914761T2 (ja) |
| DK (1) | DK459289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102595617B1 (ko) * | 2022-08-02 | 2023-10-31 | 가부시키가이샤 에바라 세이사꾸쇼 | 도금 방법 및 도금 장치 |
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-
1988
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-
1989
- 1989-09-12 JP JP1236783A patent/JPH0789133B2/ja not_active Expired - Fee Related
- 1989-09-18 DE DE68914761T patent/DE68914761T2/de not_active Expired - Fee Related
- 1989-09-18 EP EP89309432A patent/EP0360519B1/en not_active Expired - Lifetime
- 1989-09-18 DK DK459289A patent/DK459289A/da not_active Application Discontinuation
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Also Published As
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|---|---|
| DK459289D0 (da) | 1989-09-18 |
| DE68914761D1 (de) | 1994-05-26 |
| EP0360519A2 (en) | 1990-03-28 |
| US4887279A (en) | 1989-12-12 |
| DK459289A (da) | 1990-03-20 |
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| DE68914761T2 (de) | 1994-10-13 |
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