JPH04346112A - リセット信号識別方法及び装置 - Google Patents
リセット信号識別方法及び装置Info
- Publication number
- JPH04346112A JPH04346112A JP3149541A JP14954191A JPH04346112A JP H04346112 A JPH04346112 A JP H04346112A JP 3149541 A JP3149541 A JP 3149541A JP 14954191 A JP14954191 A JP 14954191A JP H04346112 A JPH04346112 A JP H04346112A
- Authority
- JP
- Japan
- Prior art keywords
- power
- reset signal
- level
- reset
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は上位装置より支障時に下
位装置に対してリセット信号を出力してこの下位装置を
リセットし、かつ電源投入によるパワーオンリセット信
号により下位装置をリセットする２つのリセット信号を
識別する方法及び装置に係る。
位装置に対してリセット信号を出力してこの下位装置を
リセットし、かつ電源投入によるパワーオンリセット信
号により下位装置をリセットする２つのリセット信号を
識別する方法及び装置に係る。
【０００２】特に下位装置の電源投入時のみ行う処理を
上位装置からのリセット信号毎に行うことを回避するリ
セット信号識別方法及び装置に関する。
上位装置からのリセット信号毎に行うことを回避するリ
セット信号識別方法及び装置に関する。
【０００３】
【従来の技術】図３は従来のフローチャートであり、従
来を図１を参照し、このフローチャートに従って説明す
ると、従来は下位装置２の電源投入によるパワーオンリ
セット信号ＲＳ２ 又は上位装置１からのリセット信号
ＲＳ１ により下位装置２，マイクロプロセッサ５，プ
ログラムメモリ６及びワークメモリ７を初期化する。
来を図１を参照し、このフローチャートに従って説明す
ると、従来は下位装置２の電源投入によるパワーオンリ
セット信号ＲＳ２ 又は上位装置１からのリセット信号
ＲＳ１ により下位装置２，マイクロプロセッサ５，プ
ログラムメモリ６及びワークメモリ７を初期化する。
【０００４】初期化されると、マイクロプロセッサ５は
プログラムメモリ６の０番地より実行（スタート）し、
パワーオンリセット時にワークメモリ７の全メモリエリ
アを“０”値にセット（メモリ０クリア）し、プログラ
ムメモリ６のメモリチェック（電源投入後、１回行う処
理）を行い、しかる後、下位装置２の運用をスタートさ
せ、上位装置１の出力に基づき、マイクロプロセッサ５
により下位装置２をプログラムメモリ６内のプログラム
に従い制御することになる。
プログラムメモリ６の０番地より実行（スタート）し、
パワーオンリセット時にワークメモリ７の全メモリエリ
アを“０”値にセット（メモリ０クリア）し、プログラ
ムメモリ６のメモリチェック（電源投入後、１回行う処
理）を行い、しかる後、下位装置２の運用をスタートさ
せ、上位装置１の出力に基づき、マイクロプロセッサ５
により下位装置２をプログラムメモリ６内のプログラム
に従い制御することになる。
【０００５】
【発明が解決しようとする課題】上記従来例にあっては
、ソフトウェアでは２種のリセット信号を識別できない
ため、電源投入後、１回だけ行うべき処理を上位装置１
からのリセット信号毎に行ってしまうという課題がある
。
、ソフトウェアでは２種のリセット信号を識別できない
ため、電源投入後、１回だけ行うべき処理を上位装置１
からのリセット信号毎に行ってしまうという課題がある
。
【０００６】
【課題を解決するための手段】本発明方法は上記の課題
を解決するため、図１に示すように上位装置１より支障
時に下位装置２に対してリセット信号ＲＳ１を出力して
この下位装置２をリセットし、かつ電源投入によるパワ
ーオンリセット信号ＲＳ２ により該下位装置２をリセ
ットする２つのリセット信号ＲＳ１ ，ＲＳ２ を識別
する方法において、リセット信号が前記下位装置２の電
源投入によるパワーリセット信号ＲＳ２ であるときに
のみこのパワーリセット信号ＲＳ２ のＨレベルを電源
検出回路３により検出し、この検出されたパワーオンリ
セット信号ＲＳ２ のＨレベルをレジスタ４により保持
し、この保持されたＨレベルをプロセッサ５により読み
込んでパワーオンリセット信号ＲＳ２ である旨判定し
、しかる後前記レジスタ４の内容をＬレベルとすること
を特徴とする。
を解決するため、図１に示すように上位装置１より支障
時に下位装置２に対してリセット信号ＲＳ１を出力して
この下位装置２をリセットし、かつ電源投入によるパワ
ーオンリセット信号ＲＳ２ により該下位装置２をリセ
ットする２つのリセット信号ＲＳ１ ，ＲＳ２ を識別
する方法において、リセット信号が前記下位装置２の電
源投入によるパワーリセット信号ＲＳ２ であるときに
のみこのパワーリセット信号ＲＳ２ のＨレベルを電源
検出回路３により検出し、この検出されたパワーオンリ
セット信号ＲＳ２ のＨレベルをレジスタ４により保持
し、この保持されたＨレベルをプロセッサ５により読み
込んでパワーオンリセット信号ＲＳ２ である旨判定し
、しかる後前記レジスタ４の内容をＬレベルとすること
を特徴とする。
【０００７】本発明装置は同じ課題を解決するため、図
１に示すように上位装置１より支障時に下位装置２に対
してリセット信号ＲＳ１ を出力してこの下位装置２を
リセットし、かつ電源投入によるパワーオンリセット信
号ＲＳ２ により該下位装置２をリセットする２つのリ
セット信号ＲＳ１ ，ＲＳ２ を識別する装置において
、リセット信号が前記下位装置２の電源投入によるパワ
ーオンリセット信号ＲＳ２ であるときにのみこのパワ
ーオンリセット信号ＲＳ２ のＨレベルを検出する電源
検出回路３と、この電源検出回路３より出力するパワー
オンリセット信号ＲＳ２ のＨレベルを保持するレジス
タ４と、このレジスタ４に保持されたＨレベルを読み込
んでパワーオンリセット信号ＲＳ２ である旨判定し，
しかる後前記レジスタ４の内容をＬレベルとするプロセ
ッサ５とよりなる。
１に示すように上位装置１より支障時に下位装置２に対
してリセット信号ＲＳ１ を出力してこの下位装置２を
リセットし、かつ電源投入によるパワーオンリセット信
号ＲＳ２ により該下位装置２をリセットする２つのリ
セット信号ＲＳ１ ，ＲＳ２ を識別する装置において
、リセット信号が前記下位装置２の電源投入によるパワ
ーオンリセット信号ＲＳ２ であるときにのみこのパワ
ーオンリセット信号ＲＳ２ のＨレベルを検出する電源
検出回路３と、この電源検出回路３より出力するパワー
オンリセット信号ＲＳ２ のＨレベルを保持するレジス
タ４と、このレジスタ４に保持されたＨレベルを読み込
んでパワーオンリセット信号ＲＳ２ である旨判定し，
しかる後前記レジスタ４の内容をＬレベルとするプロセ
ッサ５とよりなる。
【０００８】
【作用】下位装置２の電源を投入すると、電源投入によ
るパワーオンリセット信号ＲＳ２ のＨレベルが電源検
出回路３により検出され、この検出されたパワーオンリ
セット信号ＲＳ２ のＨレベルがレジスタ４により保持
される。この保持されたＨレベルがプロセッサ５により
読み込まれてパワーオンリセット信号ＲＳ２ であるか
否かが判定され、パワーオンリセット信号ＲＳ２ であ
る旨判定される。しかる後、このプロセッサ５によりレ
ジスタ４の出力がＬレベルにされる。
るパワーオンリセット信号ＲＳ２ のＨレベルが電源検
出回路３により検出され、この検出されたパワーオンリ
セット信号ＲＳ２ のＨレベルがレジスタ４により保持
される。この保持されたＨレベルがプロセッサ５により
読み込まれてパワーオンリセット信号ＲＳ２ であるか
否かが判定され、パワーオンリセット信号ＲＳ２ であ
る旨判定される。しかる後、このプロセッサ５によりレ
ジスタ４の出力がＬレベルにされる。
【０００９】上位装置１よりのリセット信号ＲＳ１ が
下位装置２ に入力すると、電源検出回路３は作動しな
いため、Ｌレベルのままになっている。プロセッサ５は
このＬレベルを入力するので、パワーオンリセット処理
を行わない。
下位装置２ に入力すると、電源検出回路３は作動しな
いため、Ｌレベルのままになっている。プロセッサ５は
このＬレベルを入力するので、パワーオンリセット処理
を行わない。
【００１０】
【実施例】図１は本発明方法及び装置の１実施例の構成
を示すブロック図、図２は同じくそのフローチャートで
ある。図１において１は制御装置等の上位装置、２はこ
の上位装置１により制御される被制御装置等の下位装置
である。３は下位装置２の電源投入により得られるパワ
ーオンリセット信号ＲＳ２ のＨレベルを検出する電源
検出回路、４はこの電源検出回路３より出力するパワー
オンリセット信号ＲＳ２ のＨレベルを保持するセット
・リセットフリップフロップである。
を示すブロック図、図２は同じくそのフローチャートで
ある。図１において１は制御装置等の上位装置、２はこ
の上位装置１により制御される被制御装置等の下位装置
である。３は下位装置２の電源投入により得られるパワ
ーオンリセット信号ＲＳ２ のＨレベルを検出する電源
検出回路、４はこの電源検出回路３より出力するパワー
オンリセット信号ＲＳ２ のＨレベルを保持するセット
・リセットフリップフロップである。
【００１１】５はこのフリップフロップ回路４に保持さ
れたＨレベルを読み込みパワーオンリセット信号ＲＳ２
である旨判定し、しかる後フリップフロップ回路４を
Ｌレベルとするマイクロプロセッサ、６はプログラムメ
モリ、７はワークメモリ、８はシステムバスである。上
位，下位装置１，２、電源検出回路３、フリップフロッ
プ回路４、マイクロプロセッサ５、プログラムメモリ６
及びワークメモリ７等はそれぞれＩＣ、ＬＳＩ化されて
いる。
れたＨレベルを読み込みパワーオンリセット信号ＲＳ２
である旨判定し、しかる後フリップフロップ回路４を
Ｌレベルとするマイクロプロセッサ、６はプログラムメ
モリ、７はワークメモリ、８はシステムバスである。上
位，下位装置１，２、電源検出回路３、フリップフロッ
プ回路４、マイクロプロセッサ５、プログラムメモリ６
及びワークメモリ７等はそれぞれＩＣ、ＬＳＩ化されて
いる。
【００１２】上記構成の本実施例において、下位装置２
の電源投入によるパワーオンリセット信号ＲＳ２ 又は
上位装置１からのリセット信号ＲＳ１ により下位装置
２，マイクロプロセッサ５，プログラムメモリ６及びワ
ークメモリ７を初期化する。初期化されると、マイクロ
プロセッサ５はプログラムメモリ６の０番地より実行（
スタート）する。
の電源投入によるパワーオンリセット信号ＲＳ２ 又は
上位装置１からのリセット信号ＲＳ１ により下位装置
２，マイクロプロセッサ５，プログラムメモリ６及びワ
ークメモリ７を初期化する。初期化されると、マイクロ
プロセッサ５はプログラムメモリ６の０番地より実行（
スタート）する。
【００１３】一方、下位装置２の電源を投入すると、電
源投入によるパワーオンリセット信号ＲＳ２ のＨレベ
ルが電源検出回路３により検出され、この検出されたパ
ワーオンリセット信号ＲＳ２ のＨレベルがフリップフ
ロップ回路４により保持される。この保持されたＨレベ
ルがマイクロプロセッサ５により読み込まれてパワーオ
ンリセット信号ＲＳ２ であるか否かが判定され、パワ
ーオンリセット信号ＲＳ２ である旨判定される。
源投入によるパワーオンリセット信号ＲＳ２ のＨレベ
ルが電源検出回路３により検出され、この検出されたパ
ワーオンリセット信号ＲＳ２ のＨレベルがフリップフ
ロップ回路４により保持される。この保持されたＨレベ
ルがマイクロプロセッサ５により読み込まれてパワーオ
ンリセット信号ＲＳ２ であるか否かが判定され、パワ
ーオンリセット信号ＲＳ２ である旨判定される。
【００１４】マイクロプロセッサ５はパワーオンリセッ
ト時にワークメモリ７の全メモリエリアを“０”値にセ
ット（メモリ０クリア）し、プログラムメモリ６のメモ
リチェック（電源投入後、１回行う処理）を行い、しか
る後、フリップフロップ回路４の出力はマイクロプロセ
ッサ５によりクリアされ、ＨレベルからＬレベルに変更
される。その後、下位装置２の運用をスタートさせ、下
位装置２は上位装置１の出力に基づきマイクロプロセッ
サ５によりプログラムメモリ６内のプログラムに従い制
御されることになる。
ト時にワークメモリ７の全メモリエリアを“０”値にセ
ット（メモリ０クリア）し、プログラムメモリ６のメモ
リチェック（電源投入後、１回行う処理）を行い、しか
る後、フリップフロップ回路４の出力はマイクロプロセ
ッサ５によりクリアされ、ＨレベルからＬレベルに変更
される。その後、下位装置２の運用をスタートさせ、下
位装置２は上位装置１の出力に基づきマイクロプロセッ
サ５によりプログラムメモリ６内のプログラムに従い制
御されることになる。
【００１５】上位装置１よりのリセット信号ＲＳ１ が
下位装置２に入力すると、電源検出回路３は作動しない
ため、Ｌレベルのままになっている。マイクロプロセッ
サ５はこのＬレベルを入力するので、パワーオンリセッ
ト処理を行わない。なお、マイクロプロセッサ５が上位
装置１からのリセット信号ＲＳ１ を受けたとき、ワー
クメモリ７のクリア及びプログラムメモリ６のメモリチ
ェックは行わない。
下位装置２に入力すると、電源検出回路３は作動しない
ため、Ｌレベルのままになっている。マイクロプロセッ
サ５はこのＬレベルを入力するので、パワーオンリセッ
ト処理を行わない。なお、マイクロプロセッサ５が上位
装置１からのリセット信号ＲＳ１ を受けたとき、ワー
クメモリ７のクリア及びプログラムメモリ６のメモリチ
ェックは行わない。
【００１６】
【発明の効果】上述のように本発明によれば、下位装置
２の電源投入によるパワーリセット信号ＲＳ２ のＨレ
ベルを検出し、この検出されたパワーリセット信号ＲＳ
２ のＨレベルを保持し、この保持されたＨレベルを読
み込んでパワーオンリセット信号ＲＳ２ である旨判定
し、しかる後、Ｈレベルの保持をＬレベルに変更するこ
とにより電源投入によるパワーリセット信号ＲＳ２ と
上位装置１からのリセット信号ＲＳ１ を識別でき、下
位装置２の電源投入時のみ行う処理を上位装置１からの
リセット信号毎に行うことを回避することができる。
２の電源投入によるパワーリセット信号ＲＳ２ のＨレ
ベルを検出し、この検出されたパワーリセット信号ＲＳ
２ のＨレベルを保持し、この保持されたＨレベルを読
み込んでパワーオンリセット信号ＲＳ２ である旨判定
し、しかる後、Ｈレベルの保持をＬレベルに変更するこ
とにより電源投入によるパワーリセット信号ＲＳ２ と
上位装置１からのリセット信号ＲＳ１ を識別でき、下
位装置２の電源投入時のみ行う処理を上位装置１からの
リセット信号毎に行うことを回避することができる。
【図１】本発明方法及び装置の１実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】同じくそのフローチャートである。
【図３】従来のフローチャートである。
１ 上位装置
２ 下位装置
３ 電源検出回路
４ レジスタ（セット・リセットフリップフロッ
プ回路） ５ （マイクロ）プロセッサ ６ プログラムメモリ ７ ワークメモリ ＲＳ１ リセット信号 ＲＳ２ パワーオンリセット信号
プ回路） ５ （マイクロ）プロセッサ ６ プログラムメモリ ７ ワークメモリ ＲＳ１ リセット信号 ＲＳ２ パワーオンリセット信号
Claims (2)
- 【請求項１】 上位装置（１）より支障時に下位装置
（２）に対してリセット信号（ＲＳ１ ）を出力してこ
の下位装置（２）をリセットし、かつ電源投入によるパ
ワーオンリセット信号（ＲＳ２ ）により該下位装置（
２）をリセットする２つのリセット信号（ＲＳ１ ，Ｒ
Ｓ２ ）を識別する方法において、リセット信号が前記
下位装置（２）の電源投入によるパワーリセット信号（
ＲＳ２ ）であるときにのみこのパワーリセット信号（
ＲＳ２ ）のＨレベルを電源検出回路（３）により検出
し、この検出されたパワーオンリセット信号（ＲＳ２
）のＨレベルをレジスタ（４）により保持し、この保持
されたＨレベルをプロセッサ（５）により読み込んでパ
ワーオンリセット信号（ＲＳ２ ）である旨判定し、し
かる後前記レジスタ（４）の内容をＬレベルとすること
を特徴とするリセット信号識別方法。 - 【請求項２】 上位装置（１）より支障時に下位装置
（２）に対してリセット信号（ＲＳ１ ）を出力してこ
の下位装置（２）をリセットし、かつ電源投入によるパ
ワーオンリセット信号（ＲＳ２ ）により該下位装置（
２）をリセットする２つのリセット信号（ＲＳ１ ，Ｒ
Ｓ２ ）を識別する装置において、リセット信号が前記
下位装置（２）の電源投入によるパワーオンリセット信
号（ＲＳ２ ）であるときにのみこのパワーオンリセッ
ト信号（ＲＳ２ ）のＨレベルを検出する電源検出回路
（３）と、この電源検出回路（３）より出力するパワー
オンリセット信号（ＲＳ２ ）のＨレベルを保持するレ
ジスタ（４）と、このレジスタ（４）に保持されたＨレ
ベルを読み込んでパワーオンリセット信号（ＲＳ２ ）
である旨判定し，しかる後前記レジスタ（４）の内容を
Ｌレベルとするプロセッサ（５）とよりなるリセット信
号識別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149541A JPH04346112A (ja) | 1991-05-23 | 1991-05-23 | リセット信号識別方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149541A JPH04346112A (ja) | 1991-05-23 | 1991-05-23 | リセット信号識別方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346112A true JPH04346112A (ja) | 1992-12-02 |
Family
ID=15477403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149541A Pending JPH04346112A (ja) | 1991-05-23 | 1991-05-23 | リセット信号識別方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018160240A (ja) * | 2017-03-13 | 2018-10-11 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 安全関連のアプリケーションにおけるマイクロコントローラシステム用の安全なリセット技術 |
| US11787751B2 (en) | 2017-12-28 | 2023-10-17 | Kuraray Co., Ltd. | Water-absorbent resin and agricultural water-retaining material |
-
1991
- 1991-05-23 JP JP3149541A patent/JPH04346112A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018160240A (ja) * | 2017-03-13 | 2018-10-11 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 安全関連のアプリケーションにおけるマイクロコントローラシステム用の安全なリセット技術 |
| US10372545B2 (en) | 2017-03-13 | 2019-08-06 | Infineon Technologies Ag | Safe reset techniques for microcontroller systems in safety related applications |
| US11787751B2 (en) | 2017-12-28 | 2023-10-17 | Kuraray Co., Ltd. | Water-absorbent resin and agricultural water-retaining material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0702297A1 (en) | A data processor with breakpoint circuit and method therefor | |
| JPH02123449A (ja) | コンピュータ・システム及びコンピュータ・システムを作動させる方法 | |
| JP2503838Y2 (ja) | マイクロプロセッサ装置 | |
| JPH03129536A (ja) | ブレークアドレス検出装置 | |
| JPH01276323A (ja) | 時刻値設定回路 | |
| JPH0371234A (ja) | 状態変化検出装置 | |
| JP2002312072A (ja) | 情報処理装置及びアドインボードリセット方法 | |
| JPS62256138A (ja) | デ−タ処理装置 | |
| JPS62107304A (ja) | プログラマブルコントロ−ラ | |
| JPH0426913Y2 (ja) | ||
| JPH04267438A (ja) | 二重例外検出装置 | |
| JPS6398010A (ja) | マイクロコンピユ−タの電源投入時とリセツト時の区別方法 | |
| JPS63195781A (ja) | デイジタル入力装置 | |
| JPH03192452A (ja) | デバイス入出力ドライバプログラムの割込処理方法 | |
| JPH05119880A (ja) | マイクロプロセツサシステム | |
| JPH03139724A (ja) | データ処理装置 | |
| JPH0772874B2 (ja) | 割込み受取り装置 | |
| JPH04312111A (ja) | データ処理装置 | |
| JPS62256139A (ja) | デ−タ処理装置 | |
| JPS6037043A (ja) | プログラム状態表示装置 | |
| JPH03252831A (ja) | Ｄｍａ転送によるｒａｓ情報収集方法 | |
| JPH0436604U (ja) | ||
| JPH06301633A (ja) | データ転送装置 | |
| JPS63311526A (ja) | プリンタの不揮発性メモリ内容照合試験装置 | |
| JPS6277656A (ja) | プログラムデバッグ方式 |