JPH0436604U - - Google Patents

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JPH0436604U
JPH0436604U JP7706790U JP7706790U JPH0436604U JP H0436604 U JPH0436604 U JP H0436604U JP 7706790 U JP7706790 U JP 7706790U JP 7706790 U JP7706790 U JP 7706790U JP H0436604 U JPH0436604 U JP H0436604U
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cpu
card
interrupt
control
interrupts
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JP7706790U
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【図面の簡単な説明】
第１図はこの考案の一実施例によるマルチＣＰ
Ｕ構成のＨ／Ｗブロツク図、第２図はこの考案の
一実施例における割込制御動作の説明図、第３図
は従来のマルチＣＰＵ構成の数値制御装置のＨ／
Ｗブロツク図である。 図において、１はＣＰＵ、２はアドレスバツフ
アー、３はアドレスデコーダー、４はデータバツ
フアー、５はデータレジスター、６はバスアービ
ター回路である。なお、図中、同一符号は同一、
または相当部分を示す。

Claims (1)

  1. 【実用新案登録請求の範囲】 マルチＣＰＵ構成を採用した数値制御装置にお
    いて、周辺制御Ｉ／Ｆカードと各ＣＰＵ間の割込
    制御方式を以下の様に区分し、マルチＣＰＵ間の
    割込制御を可能とした事を特徴とする数値制御装
    置。 (1) 周辺制御Ｉ／Ｆカードから各ＣＰＵへの割
    込制御 周辺制御Ｉ／Ｆカードと各ＣＰＵを接続するバ
    ス信号内に割込みに対応する信号線を設け、各Ｃ
    ＰＵには入力Ｉ／Ｆ回路を持つ。 (2) 各ＣＰＵ間の割込制御 各ＣＰＵがバス占有権を得取した際の特定番地
    のアクセスにより、特定のＣＰＵに割込みをかけ
    る事が可能であり、バス信号内には、各ＣＰＵ間
    の割込みに特定の信号線を設けない。 また、各ＣＰＵカード内には、割込を検出する
    為のアドレスデコーダ回路及び割込制御時の引き
    数データをラツチする為のデータレジスタ回路を
    持つ。
JP7706790U 1990-07-20 1990-07-20 Pending JPH0436604U (ja)

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JPH0436604U true JPH0436604U (ja) 1992-03-27

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ID=31619106

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