JPH04346127A - 電子装置 - Google Patents

電子装置

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JPH04346127A
JPH04346127A JP3118799A JP11879991A JPH04346127A JP H04346127 A JPH04346127 A JP H04346127A JP 3118799 A JP3118799 A JP 3118799A JP 11879991 A JP11879991 A JP 11879991A JP H04346127 A JPH04346127 A JP H04346127A
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JP3118799A
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Keiichiro Shimada
島田　啓一郎
Katsumi Matsuno
克巳 松野
Sunao Furui
古居　素直
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Original Assignee
Sony Corp
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Publication date
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Publication of JPH04346127A publication Critical patent/JPH04346127A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、専用マイクロコント
ローラ等の電子装置、特に、アドレスコントローラとし
てのセントラルプロセッシングユニット（ＣＰＵ）等と
、プログラムやデータを固定的に格納したリードオンリ
メモリ（ＲＯＭ）等を１チップに集積した電子装置に関
する。
【０００２】
【従来の技術】従来の電子機器、例えばカメラ一体型ビ
デオカセットレコーダ（以下、カメラ一体型ＶＣＲとい
う）等には、電子機器の全体または一部を制御する制御
手段としてワンチップ化されたカスタムＬＳＩの電子装
置、いわゆるマイクロコントローラが搭載されている。
【０００３】このようなマイクロコントローラは、一般
に、セントラルプロセッシングユニット（以下、ＣＰＵ
という）と、リードオンリメモリ（ＲＯＭ）やランダム
アクセスメモリ（ＲＡＭ）等のメモリと、入出力ポート
等の周辺回路等から構成される専用マイクロコンピュー
タである。
【０００４】ここで、ＣＰＵはアドレスコントローラと
してメモリ等へのアクセスを制御し、あるいはプロセッ
サとしてプログラムを実行する。また、ＲＯＭにはプロ
グラムやデータ等、搭載される電子機器を制御するため
の情報がファームウエアの形で固定的に格納され、ＲＡ
ＭはＣＰＵにプログラム実行時のワーキングエリア等を
提供し、周辺回路は外部との通信に用いられる。
【０００５】従って、カスタムＬＳＩであるマイクロコ
ントローラ等の上述電子装置を妥当な単価で提供するに
は量産が必須である。
【０００６】
【発明が解決しようとする課題】近年における電子機器
の高機能化や差別化のため、マイクロコントローラのＲ
ＯＭに格納されるファームウエアの容量は年々増加し、
カメラ一体型ＶＣＲを例にとれば、現在の数１０キロバ
イトから数年後には１００キロバイトを超えるものと予
想される。
【０００７】ファームウエアの品質については、プログ
ラムの構造化や種々の検査により、マイクロコントロー
ラの量産後にバグ（虫）が発生しないように最大限の努
力が払われている。
【０００８】万一、量産バグが発見された場合、従来、
外付け回路の追加等による修正や、バグを訂正したマイ
クロコントローラを再度量産して交換する等の対策に多
大の費用と時間と人材とを必要とした。加えて、カメラ
一体型ＶＣＲのような部品集積度の高い電子機器の場合
、外付け回路の追加による修正は殆ど不可能になってき
ている。
【０００９】そこで、この発明は、マイクロコントロー
ラ等の電子装置のアーキテクチャを、予め量産バグに対
応できるものとすることにより、万一、量産バグが発見
された場合でも外部から修正情報を一度与えるだけでバ
グの回避が可能となる電子装置を提案するものである。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、情報を固定的に記憶する固定
記憶手段と、アドレス制御を行なうアドレス制御手段と
、外部からの情報を入力する入力手段を一体に集積した
電子装置において、固定記憶手段に記憶された情報の変
更部分に関する修正情報が入力手段を介して外部から入
力されたとき、この修正情報を記憶する修正情報記憶手
段と、固定記憶手段の変更部分へのアドレス制御手段に
よるアクセスをこの固定記憶手段から修正情報記憶手段
へ切り換える切り換え手段とを一体に集積したものであ
る。
【００１１】
【作用】この発明の電子装置１を示す図１において、Ｒ
ＯＭ１５に固定的に格納されたファームウエアに、万一
、バグ等の変更を要する部分が発生した場合、ＲＯＭ１
５における変更を要する部分のアドレス、つまり修正ア
ドレスと、変更後の内容、つまり修正内容等が修正情報
７として、外部記憶手段１１から入力手段１２とデータ
バス１３を介して、修正情報記憶手段（イ）の修正アド
レス記憶部３と修正内容記憶部２に書き込まれる。
【００１２】ＣＰＵ等で構成されるアドレスコントロー
ラ１４は、アドレスバス１６を介してＲＯＭ１５中の上
記変更を要する部分にアクセスしようした場合、実行ア
ドレスが修正アドレス記憶手段３に記憶された修正アド
レスと等しくなる。このとき、切り換え手段（ロ）の比
較部４はアドレス一致信号５をアクセス変更部６に出力
し、アクセス変更部６により、アクセス制御がＲＯＭ１
５から修正内容記憶部２に変更される。修正内容の実行
後には、アクセス制御は再びＲＯＭ１５の変更したい部
分の直後のアドレスに戻される。
【００１３】このように、修正情報記憶手段（イ）およ
び切り換え手段（ロ）を一体に付加した本発明の電子装
置１によれば、万一、量産バグが発生した場合でも、外
部から修正情報７を与えることにより、容易に量産バグ
の修正が可能となる。
【００１４】
【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。
【００１５】図１は、この発明の基本構成を示すブロッ
ク図である。この発明の電子装置１は、従来の構成に修
正内容記憶部２および修正アドレス記憶部３からなる修
正情報記憶手段（イ）と、比較部４およびアクセス変更
部６からなる切り換え手段（ロ）を加えたアーキテクチ
ャとされ、ＲＯＭ１５中のファームウエアにバグや変更
を要する部分（以下、修正部分という）が発生した場合
のパッチは次のように行なわれる。
【００１６】まず、修正情報７の入力について説明する
。修正情報７はＲＯＭ１５における修正部分のアドレス
または、スタートアドレス（以下、修正アドレスという
）と、修正部分にパッチしたい内容や、パッチ後に復帰
するＲＯＭ上のアドレス等（以下、修正内容という）で
構成される。修正情報７は、外部記憶手段１１から入力
手段１２、データバス１３を介して修正情報記憶手段（
イ）の修正アドレス記憶部３と修正内容記憶部２に書き
込まれる。
【００１７】ここで、この書き込みは、例えば電子装置
１の初期化時ＲＯＭ１５中のローダーによって行なわれ
る。外部記憶手段１１は、図では電子装置１の外部に設
けられているが、電子装置１の内部に設けてもよい。修
正アドレス記憶部３は、修正アドレスをラッチするため
の、例えば１６ビットのレジスタであり、修正アドレス
を切り換え手段（ロ）の比較部４に出力する。また、修
正内容記憶部２は修正内容を一時記憶するＲＡＭである
。
【００１８】次に、ＲＯＭ１５の修正部分のパッチ処理
を説明する。アドレスコントローラ１４、例えばＣＰＵ
はアドレスバス１６を介してＲＯＭ１５のアドレス制御
を行なう。修正部分の修正アドレスに達すると、比較部
４に入力する２つのアドレス、つまり実行アドレスと修
正アドレスは等しくなり、比較部４はアクセス変更部６
にアドレス一致信号５を出力し、アクセス変更部６によ
りアドレスコントローラ１４のアドレス制御はＲＯＭ１
５から修正内容記憶部２に移される。
【００１９】修正内容記憶部２に格納された修正内容の
実行後、アドレスコントローラ１４のアドレス制御は、
修正内容によって示されるＲＯＭ１５上の修正部分をス
キップしたアドレスに復帰する。このようにして、ＲＯ
Ｍ１５に固定的に格納されたファームウエアの修正部分
のパッチが行なわれる。
【００２０】ここで、アクセス変更部６は割り込み制御
回路等に相当する。
【００２１】図２は、この発明の一実施例を示すブロッ
ク図であり、パッチ処理の対象がＲＯＭ１５上のプログ
ラムである場合に適用される。なお、図１と同一または
類似のブロックには同一の符号を付してその説明を省略
する。
【００２２】ＥＥＰＲＯＭ２７に格納された修正情報７
は、通信回線２８、通信回路２９および８ビットのデー
タバス１３を介して、１６ビットの割り込み発生アドレ
スレジスタ２１とＲＡＭ２６に書き込まれる。ここで、
ＥＥＰＲＯＭ２７は図１の外部記憶手段１１に相当し、
通信回線２８と通信回路２９は入力手段１２に相当する
。ＲＡＭ２６の一部は図１の修正内容記憶部２として用
いられ、修正内容はここに書き込まれる。また、割り込
み発生アドレスレジスタ２１は修正アドレス記憶部３に
相当し、修正アドレスはここにラッチされる。
【００２３】比較部４に相当する１６ビットコンパレー
タ２２は、アドレスバス１６の実行アドレスをモニタし
、修正アドレスに一致すると一致信号５を出力する。
【００２４】２３ａは、ＲＯＭ１５中の修正部分の有無
を示す制御フラグラッチであり、修正情報７が入力する
と、「１」にセットされ、入力がない場合には「０」に
リセットされる。制御フラグラッチ２３ａが「０」の場
合、スイッチ２４は「閉」であり、「１」になると「開
」に制御されるので、一致信号５は割り込み要求信号と
して割り込み制御回路２５に入力し、割り込み制御回路
２５による割り込み処理により、割り込みベクトルレジ
スタ２３ｂの示すアドレスに制御が移る。
【００２５】ここで、この割り込みベクトルレジスタ２
３ｂにはＲＡＭ２６に格納した修正内容の先頭アドレス
が修正情報の書き込み時にラッチされているものとする
。また、制御フラグラッチ２３ａ、割り込みベクトルレ
ジスタ２３ｂ、スイッチ２４および割り込み制御回路２
５は図１のアクセス変更部６に相当する。
【００２６】ＲＡＭ２６に格納された修正内容の末尾は
、例えばＲＯＭ１５の修正部分をスキップしたアドレス
へのジャンプ命令等とされるので、制御はＲＡＭ２６か
らＲＯＭ１５に戻される。ここで、割り込み処理から復
帰にリターン命令でなくジャンプ命令を用いるのは、Ｒ
ＡＭ１５中の修正部分をスキップするためである。また
、これに伴って、割り込み時にスタック等に退避したデ
ータの廃棄等が必要となる。
【００２７】図３は、同実施例の動作を示すフローチャ
ートである。
【００２８】まず、電源投入後の初期化時、ＲＯＭ内に
格納されたイニシャルパッチローダーにより、ＥＥＰＲ
ＯＭ２７に格納された修正情報７のうち、修正アドレス
を割り込み発生アドレスレジスタ２１にラッチする（ス
テップＳＴ１）。また、修正内容の先頭アドレスを割り
込みベクトルレジスタ２３ｂにラッチする（ステップＳ
Ｔ２）。更に、修正内容をＲＡＭ２６の所定のアドレス
に書き込み、制御フラグラッチ２３ａを「１」にセット
する（ステップＳＴ３）。
【００２９】次に、１６ビットコンパレータ２２は、ア
ドレスバス１６に出力される実行アドレスと割り込み発
生アドレスレジスタ２１にラッチされた修正アドレスを
比較し（ステップＳＴ４）、不一致の場合割り込みは発
生せず、アクセスはＲＯＭ１５に対して行なわれる（ス
テップＳＴ１０）。
【００３０】一致した場合には、コンパレータ２２から
一致信号５がスイッチ２４を介して割り込み制御回路２
５に与えられ、割り込みが発生する（ステップＳＴ５）
。割り込みが発生すると、割り込みベクトルレジスタ２
３ｂにラッチされたアドレス、つまりＲＡＭ２６の修正
内容の先頭アドレスに制御は移り（ステップＳＴ７）、
ＲＡＭ２５に格納された修正内容（プログラム）が実行
される（ステップＳＴ７）。
【００３１】割り込みからの復帰をリターン命令ではな
くジャンプ命令で行なう場合、修正内容の後尾にはスタ
ック等に退避したリターンアドレス等を廃棄する命令が
置かれているので、これを実行する（ステップＳＴ８）
。
【００３２】最後に、修正プログラムに記されたジャン
プ命令を実行し、制御はＲＯＭ１５の修正部分をスキッ
プしたアドレスに戻される（ステップＳＴ９）。この修
正部分への再度のアクセスに備えるため、コンパレータ
２２によるアドレス比較は継続して行なわれる（ステッ
プＳＴ４）。
【００３３】なお、ＲＯＭ１５に複数箇所の修正部分が
ある場合には、上述のフローチャート中、ステップＳＴ
７に引き続いて、割り込み発生アドレスレジスタ２１と
割り込みベクトルレジスタ２３ｂを、それぞれ次の修正
アドレスと次の修正内容の先頭アドレスに更新すればよ
い。
【００３４】また、図２において、スイッチ２４を廃し
、制御フラグラッチ２３ａによってコンパレター２２の
動作をオン・オフ制御するようにしてもよい。更に、制
御フラグラッチ２３ａとスイッチ２４を廃し、ＲＯＭ１
５に修正部分が存在しない場合には、割り込み発生アド
レスレジスタ２１に無効アドレスをラッチするようにし
てもよい。
【００３５】更に、図において、ＥＥＰＲＯＭ２７を電
子装置１の内部に設け、通信回線２８にＥＥＰＲＯＭ書
き込み器を接続して、修正情報をＥＥＰＲＯＭ２７に書
き込むことにより、修正情報が電子装置１の内部に書き
換え可能な状態で常駐するようにしてもよい。
【００３６】図４は、この発明の他の実施例を示すブロ
ック図であり、図２と共通の部分には同一符号を付して
、その説明を省略する。
【００３７】３１はＲＯＭ１５上の修正したい１ワード
のアドレス、つまり修正アドレスを一時記憶するための
修正アドレスレジスタであり、図１の修正アドレス記憶
部３に相当する。３２は１ワードの修正データを一時記
憶するための修正データレジスタであり、図１の修正内
容記憶部２に相当する。また、３３はデータバス１３に
ＲＯＭ１５からのデータを出力するか、または修正デー
タレジスタ３２からの修正データを出力するか選択する
スイッチであり、図１のアクセス変更部６に相当する。
【００３８】この実施例において、ＲＯＭ１５に格納さ
れた任意の１ワード（プログラムであっても、データで
あってもよい）を、１ワードの修正データによってパッ
チする動作を、図５に示すフローチャートに基づいて説
明する。
【００３９】電子装置１の初期化時、ＲＯＭ１５に常駐
するイニシャルパッチローダにより、ＥＥＰＲＯＭ２７
から修正情報７を読み込む。即ち、２バイトの修正アド
レスを修正アドレスレジスタ３１にラッチし（ステップ
ＳＴ１１）、１バイトの修正データを修正データレジス
タ３２にラッチする（ステップＳＴ１２）。
【００４０】初期化後、コンパレータ２２はアドレスバ
ス１６に出される実行アドレスを、修正アドレスレジス
タ３１に記憶された修正アドレスと比較する（ステップ
ＳＴ１４）。
【００４１】実行アドレスと修正アドレスが不一致の場
合、スイッチ３３はＲＯＭ１５側に切り換えられ（ステ
ップＳＴ２０）、ＣＰＵ１４のＲＯＭ１５へのアクセス
結果として、ＲＯＭ１５中に格納されているデータがデ
ータバス１３に出力される（ステップＳＴ２１）。
【００４２】一方、実行アドレスと修正アドレスが一致
した場合、スイッチ３３は修正データレジスタ３２側に
切り換えられ（ステップＳＴ１５）るので、ＣＰＵ１４
のＲＯＭ１５へのアクセス結果として、修正データレジ
スタ３２にラッチされた修正データがデータバス１３に
出力される（ステップＳＴ１６）。次回の修正に備える
ため、コンパレータ２２はアドレス比較を継続して行な
う（ステップＳＴ１４）。
【００４３】図６は、図５に示したフローチャートの動
作例を示す図である。
【００４４】図６（Ａ）は、ＲＯＭ１５のアドレスと内
容および修正アドレスレジスタ３１、修正データレジス
タ３２の内容を示し、ＲＯＭ１５のアドレスＡ〜Ｈには
それぞれデータａ〜ｈが固定的に格納されている。この
うち、アドレスＥのデータｅが誤り箇所であったとする
。この場合、修正アドレスレジスタ３１と修正データレ
ジスタ３２には、それぞれ修正アドレスＥと修正データ
ｋがラッチされる。
【００４５】この実施例において、ＣＰＵ１４によりＲ
ＯＭ１５のアドレスＡ〜Ｈを順次アクセスした場合の実
行イメージ（プログラムの場合）、または参照イメージ
（データの場合）を図６（Ｂ）に示す。即ち、誤り箇所
ｅは修正内容ｋで置換されて修正される。
【００４６】図７は、この実施例において、ＲＯＭ１５
の複数箇所、例えば２箇所の各１ワードを修正する場合
のフローチャートである。また、図８はその動作例であ
る。なお、図７は、図５に４つのステップＳＴ１３、Ｓ
Ｔ１７〜１９を付加したフローチャートであるので、図
５と重複するステップの説明は省略する。
【００４７】図８（Ａ）に示すように、ＲＯＭ１５のア
ドレスＢおよびＥを修正する場合について説明する。
【００４８】まず、ステップＳＴ１１において、修正ア
ドレスレジスタ３１には修正アドレスＢがラッチされる
。ステップＳＴ１２において、修正データレジスタ３２
には、修正データとしてこの例では１ワード命令「Ｌに
飛べ」がラッチされる。また、ステップＳＴ１３におい
て、ＲＡＭ２６のアドレスＬ〜Ｓには図８（Ａ）に示す
データが書き込まれる。
【００４９】実行アドレスと修正アドレスＢが一致する
と、データバス１３には、修正データレジスタ３２にラ
ッチされた１ワードの修正データ「Ｌに飛べ」が出力さ
れ（ステップＳＴ１６）、ＣＰＵ１４のアドレス制御は
ＲＡＭ２６のアドレスＬに移される（ステップＳＴ１７
）。
【００５０】ＲＡＭ２６のアドレスＬのデータ「Ｂの修
正内容」を実行した後、アドレスＭのデータ「修正アド
レスレジスタ３１の更新命令」と、アドレスＮのデータ
「修正データレジスタ３２の更新命令」とを順次実行す
る。この結果、修正アドレスレジスタ３１には修正アド
レスＥがラッチされ、修正データレジスタ３２には修正
データ「Ｐに飛べ」がラッチされる（以上、ステップＳ
Ｔ１８）。
【００５１】次に、ＲＡＭ２６のアドレスＯのデータ「
Ｃに飛べ」を実行して、ＣＰＵ１４のアドレス制御はＲ
ＯＭ１５のアドレスＣに移される（ステップＳＴ１９）
。
【００５２】これで第１の誤り箇所ｂのパッチは完了し
、ステップＳＴ１４〜ＳＴ１９、もしくはＳＴ１４〜Ｓ
Ｔ２１が繰り返される。
【００５３】即ち、ＲＯＭ１５のアドレスＥにおいて、
ＣＰＵのアドレス制御はＲＡＭ２６のアドレスＰに移さ
れ、第２の誤り箇所ｅが修正される。ＲＡＭ２６のアド
レスＱ，Ｒに記された命令により、修正アドレスレジス
タ３１と修正データレジスタ３２には、それぞれ修正ア
ドレスＢと修正データ「Ｌに飛べ」が再度ラッチされ、
第１の誤り箇所ｂの修正に備える。
【００５４】図８（Ｂ）に、この例による実行イメージ
を示す。
【００５５】なお、図８（Ａ）中、ＲＡＭ２６のアドレ
スＬ，Ｐに示される「修正内容」は１ワードに限定され
ない。即ち、１ワードの誤り箇所ｂ，ｅに対する修正内
容は複数ワードであってもよい。
【００５６】また、図４に示す他の実施例において、コ
ンパレータ２２、修正アドレスレジスタ３１および修正
データレジスタ３２を複数組備えることにより、複数の
修正箇所に対応するようにしてもよい。
【００５７】
【発明の効果】この発明によれば、量産後にファームウ
エアのバグが発見されたり、あるいは変更が生じた場合
、外部から修正情報を与えることで迅速かつ容易に対応
できる効果がある。
【００５８】また、従来のように多大な費用、時間およ
び人材を必要とする対応、つまり外付け回路の付加や、
電子装置そのものの再度の量産等による対応が不要とな
る顕著な効果と同時に、外付け回路の付加等による信頼
性低下が防止できる効果がある。
【図面の簡単な説明】
【図１】この発明の基本構成を示すブロック図である。
【図２】この発明の一実施例を示すブロック図である。
【図３】同実施例の動作を示すフローチャートである。
【図４】この発明の他の実施例を示すブロック図である
。
【図５】同実施例の動作を示すフローチャートである。
【図６】同実施例の動作例を示す図である。
【図７】同実施例の他の動作を示すフローチャートであ
る。
【図８】同実施例の他の動作例を示す図である。
【符号の説明】
（イ）修正情報記憶手段 （ロ）切り換え手段 １　　本発明の電子装置 ２　　修正内容記憶部 ３　　修正アドレス記憶部 ４　　比較部 ５　　一致信号 ６　　アクセス変更部 ７　　修正情報 １１　　外部記憶手段 １２　　入力手段 １３　　データバス １４　　アドレスコントローラ（ＣＰＵ）１５　　リー
ドオンリメモリ（ＲＯＭ）１６　　アドレスバス ２１　　割り込み発生アドレスレジスタ２２　　コンパ
レータ ２３ａ　　制御フラグラッチ ２３ｂ　　割り込みベクトルレジスタ ２４　　スイッチ ２５　　割り込み制御回路 ２６　　ランダムアクセスメモリ（ＲＡＭ）２７　　書
き換え可能ＲＯＭ（ＥＥＰＲＯＭ）２８　　通信回線 ２９　　通信回路 ３１　　修正アドレスレジスタ ３２　　修正データレジスタ ３３　　スイッチ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　情報を固定的に記憶する固定記憶手段
    と、アドレス制御を行なうアドレス制御手段と、外部か
    らの情報を入力する入力手段を一体に集積した電子装置
    において、上記固定記憶手段に記憶された情報の変更部
    分に関する修正情報が上記入力手段を介して外部から入
    力されたとき、この修正情報を記憶する修正情報記憶手
    段と、上記固定記憶手段の変更部分への上記アドレス制
    御手段によるアクセスをこの固定記憶手段から上記修正
    情報記憶手段へ切り換える切り換え手段とを一体に集積
    したことを特徴とする電子装置。
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