JPH0434736U - - Google Patents
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- Publication number
- JPH0434736U JPH0434736U JP7638090U JP7638090U JPH0434736U JP H0434736 U JPH0434736 U JP H0434736U JP 7638090 U JP7638090 U JP 7638090U JP 7638090 U JP7638090 U JP 7638090U JP H0434736 U JPH0434736 U JP H0434736U
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- mos transistor
- semiconductor device
- vertical
- vertical mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims 5
- 239000004065 semiconductor Substances 0.000 claims 3
- 230000005611 electricity Effects 0.000 claims 1
- 239000000523 sample Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
第1図は本考案の一実施例のウエハ状態の平面
図、第2図はチエツク用チツプの断面図、第3図
はリーチスルー電圧とベース間距離との関係を示
す図、第4図は本考案の他の実施例のチエツク用
チツプの断面図、第5図は縦型MOSトランジス
タの断面図、第6図は縦型MOSトランジスタの
抵抗成分を示す図、第7図はオン抵抗とベース間
距離を示す図である。 1……N+型基板、2……N型領域、3,3A
……P型領域、4,4A……N+型領域、5……
ゲート電極、6……ゲート酸化膜、7……絶縁膜
、8……ソース電極、9……ドレイン電極。
図、第2図はチエツク用チツプの断面図、第3図
はリーチスルー電圧とベース間距離との関係を示
す図、第4図は本考案の他の実施例のチエツク用
チツプの断面図、第5図は縦型MOSトランジス
タの断面図、第6図は縦型MOSトランジスタの
抵抗成分を示す図、第7図はオン抵抗とベース間
距離を示す図である。 1……N+型基板、2……N型領域、3,3A
……P型領域、4,4A……N+型領域、5……
ゲート電極、6……ゲート酸化膜、7……絶縁膜
、8……ソース電極、9……ドレイン電極。
Claims (1)
- 【実用新案登録請求の範囲】 1 半導体ウエハに多数個の縦型MOSトランジ
スタチツプとともにチエツク用チツプを形成し、
このチエツク用チツプは縦型MOSトランジスタ
を構成する不純物領域と同時に形成した不純物領
域を有し、かつこの不純物領域には試験用プロー
ブを接触させて通電可能に構成したことを特徴と
する半導体装置。 2 チエツク用チツプの不純物領域は、縦型MO
Sトランジスタのベース領域と同時に、またはソ
ース領域と同時に形成した不純物領域である実用
新案登録請求の範囲第1項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990076380U JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990076380U JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434736U true JPH0434736U (ja) | 1992-03-23 |
| JP2530722Y2 JP2530722Y2 (ja) | 1997-03-26 |
Family
ID=31617798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990076380U Expired - Lifetime JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530722Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107045995A (zh) * | 2016-02-09 | 2017-08-15 | 富士电机株式会社 | 评价方法以及半导体装置的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998982A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS59194444A (ja) * | 1983-04-19 | 1984-11-05 | Toshiba Corp | モニタ−用半導体装置およびモニタ−方法 |
-
1990
- 1990-07-18 JP JP1990076380U patent/JP2530722Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998982A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS59194444A (ja) * | 1983-04-19 | 1984-11-05 | Toshiba Corp | モニタ−用半導体装置およびモニタ−方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107045995A (zh) * | 2016-02-09 | 2017-08-15 | 富士电机株式会社 | 评价方法以及半导体装置的制造方法 |
| US10553505B2 (en) | 2016-02-09 | 2020-02-04 | Fuji Electric Co., Ltd. | Assessment method, and semiconductor device manufacturing method |
| CN107045995B (zh) * | 2016-02-09 | 2023-02-17 | 富士电机株式会社 | 评价方法以及半导体装置的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2530722Y2 (ja) | 1997-03-26 |
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