JPH0434791A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0434791A JPH0434791A JP2142366A JP14236690A JPH0434791A JP H0434791 A JPH0434791 A JP H0434791A JP 2142366 A JP2142366 A JP 2142366A JP 14236690 A JP14236690 A JP 14236690A JP H0434791 A JPH0434791 A JP H0434791A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に間し、
出力回路の動作許容期間を適正化することにより出力ト
ランジスタの不本意なオン／オフ動作を回避して雑音発
生を防止することを目的とし、読み出しデータを外部へ
出力する出力回路と、アドレス信号の変化に応答して検
出パルスを発生するアドレス変化検出手段と、該検出パ
ルスに応答して前記出力回路の動作を禁止する動作禁止
手段と、を備える。
ランジスタの不本意なオン／オフ動作を回避して雑音発
生を防止することを目的とし、読み出しデータを外部へ
出力する出力回路と、アドレス信号の変化に応答して検
出パルスを発生するアドレス変化検出手段と、該検出パ
ルスに応答して前記出力回路の動作を禁止する動作禁止
手段と、を備える。
本発明は、半導体記憶装置、詳しくは、センスアンプの
出力安定期間だけに出力回路を開くようにした半導体記
憶装置に関する。
出力安定期間だけに出力回路を開くようにした半導体記
憶装置に関する。
近時、半導体記憶装置に対する一層の高速動作要求に伴
って、出力回路のトランジスタが一段と大型化する傾向
にある。
って、出力回路のトランジスタが一段と大型化する傾向
にある。
こうした大型化傾向は、出力トランジスタに流れる駆動
電流の大電流化を招き、出力トランジスタがオン／オフ
する際の雑音発生の要因となっている。
電流の大電流化を招き、出力トランジスタがオン／オフ
する際の雑音発生の要因となっている。
第５図において、ピントアドレス信号Ｂｉとワードアド
レス信号−１で指定されたメモリセルアレイ１０内のデ
ータは、センスアンプ１１で読み出された後、出力回路
１２から外部回路に出力される。
レス信号−１で指定されたメモリセルアレイ１０内のデ
ータは、センスアンプ１１で読み出された後、出力回路
１２から外部回路に出力される。
なお、符号１３は外部回路の負荷容量、符号１４はチッ
プイネーブル信号から相補イネーブル信号ＣＥ、ＣＥＢ
をつくるイネーブルバッファ、符号１５はアドレス信号
からビットアドレス信号Ｂｉをつくる第１アドレスバン
フア、符号１６はアドレス信号からワードアドレス信号
−１をつくる第２アドレスバフフアを表している。
プイネーブル信号から相補イネーブル信号ＣＥ、ＣＥＢ
をつくるイネーブルバッファ、符号１５はアドレス信号
からビットアドレス信号Ｂｉをつくる第１アドレスバン
フア、符号１６はアドレス信号からワードアドレス信号
−１をつくる第２アドレスバフフアを表している。
ここで、出力回路１２は、相補イネーブル信号ＣＥ、Ｃ
ＥＢがアクティブ（ＣＥ ＝ハイ、ＣＥＢ−ロー）のと
き動作が許容されるようになっている。
ＥＢがアクティブ（ＣＥ ＝ハイ、ＣＥＢ−ロー）のと
き動作が許容されるようになっている。
第６図は、出力回路１２の具体的構成を示す図であり、
符号１７．１８は、ハイレベル側電源ＶＣＣとローレベ
ル側電源ＶｓｓＯ間にシリーズ接続されたふたつの出力
トランジスタを表している。
符号１７．１８は、ハイレベル側電源ＶＣＣとローレベ
ル側電源ＶｓｓＯ間にシリーズ接続されたふたつの出力
トランジスタを表している。
ふたつの出力トランジスタ１７．１日の各ゲート電極は
、ハイレベル側トランジスタ群１９およびローレベル側
トランジスタ群２０を介してセンスアンプ１１の出力に
つながっており、ＣＢおよびＣＥＢがアクティブのとき
に、センスアンプ１１で読み出されたデータがふたつの
トランジスタ群１９．２ｏを通過して、ふたつの出力ト
ランジスタ１７．１８のゲートに加えられるようになっ
ている。
、ハイレベル側トランジスタ群１９およびローレベル側
トランジスタ群２０を介してセンスアンプ１１の出力に
つながっており、ＣＢおよびＣＥＢがアクティブのとき
に、センスアンプ１１で読み出されたデータがふたつの
トランジスタ群１９．２ｏを通過して、ふたつの出力ト
ランジスタ１７．１８のゲートに加えられるようになっ
ている。
しかしながら、かかる従来の半導体記憶装置にあっては
、ＣＥおよびＣＥＢがアクティブになっている間、言い
替えれば当該素子がイネーブル選択されている間、出力
回路１２の動作を常時許容する構成となっていたため、
センスアンプ１１からの読み出しデータに含まれるリン
ギングに起因して出力トランジスタ１８．１９が不本意
にオン／オフ動作を繰返し、その結果、出力トランジス
タのオン／オフに伴うスイッチング雑音の発生や、電源
電圧の変動によるグランドバウンス雑音などが発生する
といった問題点があった。
、ＣＥおよびＣＥＢがアクティブになっている間、言い
替えれば当該素子がイネーブル選択されている間、出力
回路１２の動作を常時許容する構成となっていたため、
センスアンプ１１からの読み出しデータに含まれるリン
ギングに起因して出力トランジスタ１８．１９が不本意
にオン／オフ動作を繰返し、その結果、出力トランジス
タのオン／オフに伴うスイッチング雑音の発生や、電源
電圧の変動によるグランドバウンス雑音などが発生する
といった問題点があった。
ここで、上記リンギングは、第７図に示すように、セン
スアンプ１１の出力波形（読み出しデータ）の立上りと
立ち下がり過渡期に発生する波形の振動的な乱れであり
、これは、特に動作速度を向上させた場合に発生しやす
い現象である。
スアンプ１１の出力波形（読み出しデータ）の立上りと
立ち下がり過渡期に発生する波形の振動的な乱れであり
、これは、特に動作速度を向上させた場合に発生しやす
い現象である。
本発明は、このような問題点に鑑みてなされたもので、
出力回路の動作許容期間を適正化することにより、出力
トランジスタの不本意なオン／オフ動作を回避して雑音
発生を防止することを目的としている。
出力回路の動作許容期間を適正化することにより、出力
トランジスタの不本意なオン／オフ動作を回避して雑音
発生を防止することを目的としている。
本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、読み出しデータを外部へ出力する出
力回路と、アドレス信号の変化に応答して検出パルスを
発生するアドレス変化検出手段と、該、検出パルスに応
答して前記出力回路の動作を禁止する動作禁止手段と、
を備える。
１図に示すように、読み出しデータを外部へ出力する出
力回路と、アドレス信号の変化に応答して検出パルスを
発生するアドレス変化検出手段と、該、検出パルスに応
答して前記出力回路の動作を禁止する動作禁止手段と、
を備える。
センスアンプの出力波形（読み出しデータ）に含まれる
リンギング等波形の乱れは、読み出しデータの立上りと
立ち下がり過渡期に発生し、この過渡期間はアドレス信
号が変化する期間に相当するから、かかる相当期間を除
くことで、出力回路の動作許容期間の適正化が図られる
。
リンギング等波形の乱れは、読み出しデータの立上りと
立ち下がり過渡期に発生し、この過渡期間はアドレス信
号が変化する期間に相当するから、かかる相当期間を除
くことで、出力回路の動作許容期間の適正化が図られる
。
すなわち、本発明では、アドレス信号が変化してセンス
アンプの出力が立上り（または立ち下がり）つつある間
、出力回路の動作が禁止され、出力トランジスタの不本
意なオン／オフ動作が回避される結果、雑音発注が防止
される。
アンプの出力が立上り（または立ち下がり）つつある間
、出力回路の動作が禁止され、出力トランジスタの不本
意なオン／オフ動作が回避される結果、雑音発注が防止
される。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る半導体記憶装置の一実施例を
示す図である。
示す図である。
まず、構成を説明する。第２図（ａ）において、３０は
ハイアクティブのチップイネーブル信号がらローアクテ
ィブの内部イネーブル信号ＣＥＢをっ（るイネーブルバ
ッファ、３１はアドレス信号からピント線を特定するビ
ットアドレス信号Ｂｉをつくる第１アドレスバツフア、
３２はアドレス信号からワード線を特定するワードアド
レス信号Ｗｉをつくる第２アドレスバフフア、３３はビ
ットアドレス信号Ｂｉおよびワードアドレス信号−１に
従って選択されるビット線とワード線の交差点に位置す
るメモリセルＭを有するメモリセルアレイ （詳細構成
例は第２図（ｂ）参照）、３４はメモリセルのデータを
読み出すセンスアンプ（詳細構成例は第２図（Ｃ）参照
）、３５はセンスアンプからの読み出しデータを外部出
力する出力回路、３６は内部イネーブル信号ＣＥＢを遅
延した遅延イネーブル信号ＣＥＢ’をっくる遅延回路、
３７はビットアドレス信号Ｂｉの変化を検出して検出時
点から所定時間ｔｄ継続するビットアドレス変化検出パ
ルスＡＢｉを出力する第１ＡＴＤ回路（ＡＴＤとは、ア
ドレス・トランジェント・デテクタ回路の略で例えば特
開昭５３−１１７３４１号公報記載、の回路を適用でき
る）、３８はワードアドレス信号−１の変化を検出して
検出時点から所定時間ｔｄ継続するワードアドレス変化
検出パルスＡＷｉを出力する第２ＡＴＤ回路、３９はＣ
ＥＢ’、ＡＢｉおよびＡＷｉのオア論理結果を第１制御
信号０ＵＴＣとして出力するオア（ＯＲ）回路、４ｏは
ＣＥＢ ’、ＡＢｉおよびＡＷｉのノア論理結果を第２
制御信号０ＵＴＢとして出力するノア（ＮＯＲ）回路、
４１は外部回路の負荷容量である。
ハイアクティブのチップイネーブル信号がらローアクテ
ィブの内部イネーブル信号ＣＥＢをっ（るイネーブルバ
ッファ、３１はアドレス信号からピント線を特定するビ
ットアドレス信号Ｂｉをつくる第１アドレスバツフア、
３２はアドレス信号からワード線を特定するワードアド
レス信号Ｗｉをつくる第２アドレスバフフア、３３はビ
ットアドレス信号Ｂｉおよびワードアドレス信号−１に
従って選択されるビット線とワード線の交差点に位置す
るメモリセルＭを有するメモリセルアレイ （詳細構成
例は第２図（ｂ）参照）、３４はメモリセルのデータを
読み出すセンスアンプ（詳細構成例は第２図（Ｃ）参照
）、３５はセンスアンプからの読み出しデータを外部出
力する出力回路、３６は内部イネーブル信号ＣＥＢを遅
延した遅延イネーブル信号ＣＥＢ’をっくる遅延回路、
３７はビットアドレス信号Ｂｉの変化を検出して検出時
点から所定時間ｔｄ継続するビットアドレス変化検出パ
ルスＡＢｉを出力する第１ＡＴＤ回路（ＡＴＤとは、ア
ドレス・トランジェント・デテクタ回路の略で例えば特
開昭５３−１１７３４１号公報記載、の回路を適用でき
る）、３８はワードアドレス信号−１の変化を検出して
検出時点から所定時間ｔｄ継続するワードアドレス変化
検出パルスＡＷｉを出力する第２ＡＴＤ回路、３９はＣ
ＥＢ’、ＡＢｉおよびＡＷｉのオア論理結果を第１制御
信号０ＵＴＣとして出力するオア（ＯＲ）回路、４ｏは
ＣＥＢ ’、ＡＢｉおよびＡＷｉのノア論理結果を第２
制御信号０ＵＴＢとして出力するノア（ＮＯＲ）回路、
４１は外部回路の負荷容量である。
上記の第１ＡＴＤ回路３７および第２ＡＴＤ回路３８は
、アドレス信号（Ｂｉ、 Ｗｉ）の変化を検出するとと
もに該アドレス変化の検出時点から所定の時間（ｔ ｄ
）継続する検出パルス（ＡＢｉ、 ＡＷｉ）を発生する
アドレス変化検出手段として機能し、また、オア回路３
９およびノア回路４０は、検出パルス（ＡＢｉ、ＡＷｉ
）に応答して前記出力回路３５の動作を停止する動作
禁止手段として機能する。
、アドレス信号（Ｂｉ、 Ｗｉ）の変化を検出するとと
もに該アドレス変化の検出時点から所定の時間（ｔ ｄ
）継続する検出パルス（ＡＢｉ、 ＡＷｉ）を発生する
アドレス変化検出手段として機能し、また、オア回路３
９およびノア回路４０は、検出パルス（ＡＢｉ、ＡＷｉ
）に応答して前記出力回路３５の動作を停止する動作
禁止手段として機能する。
第３図は出力回路３５の具体的な構成図である。
回路構成そのものは従来例のものと同一（第６図参照）
であり、ここでは、同一の符号を付すとともに説明の重
複を避ける。
であり、ここでは、同一の符号を付すとともに説明の重
複を避ける。
相違点としては、従来例のＣＥ、 ＣＥＢの代わりに第
１制御信号０ＵＴＣ１第２制御信号０ＵＴＢを入力して
いる点である。
１制御信号０ＵＴＣ１第２制御信号０ＵＴＢを入力して
いる点である。
次に、作用を説明する。
出力回路３５は、第１制御信号０ＵＴＣがローレベルで
入力するとともに、第２制御信号０ＵＴＢがハイレベル
で入力すると、その出力動作が許容されるようになって
いる。これらの第１制御信号０ＵＴＣおよび第２制御信
号０ＵＴＢは、従来の出力回路のＣＥおよびＣＥＢに相
当するが、以下のとおり生成条件が異なる。
入力するとともに、第２制御信号０ＵＴＢがハイレベル
で入力すると、その出力動作が許容されるようになって
いる。これらの第１制御信号０ＵＴＣおよび第２制御信
号０ＵＴＢは、従来の出力回路のＣＥおよびＣＥＢに相
当するが、以下のとおり生成条件が異なる。
すなわち、従来例のＣＥおよびＣＥＢは、外部からのチ
ップイネーブル信号とほぼ同等につくられるが、本実施
例の第１ ！ＩＪ御信号０ＵＴＣおよび第２制御信号０
ＵＴＢは、第１！ｊＪｌ信号０ＵＴ（Ｊ、■ＣＥＨのア
クティブ変化から僅かに遅れてＣＥＢ ’がアクティブ
変化したとき、 ■Ｂｉの変化を検出してＡＢｉが発生したとき、■−１
の変化を検出してＡＷｉが発生したとき、の３つの条件
のいずれかを満足すると、その満足時点から所定時間（
ｔ ｄ）までの間、ハイレベルとなって生成され、この
間、出方回路３５の動作が禁止された後、ｔｄを経過す
ると、ローレベルに変化して出力回路３５の動作が許容
される。なお、第２制御信号０ＵＴＢは第１制御信号０
ＵＴＣの反転論理としてつくられる。
ップイネーブル信号とほぼ同等につくられるが、本実施
例の第１ ！ＩＪ御信号０ＵＴＣおよび第２制御信号０
ＵＴＢは、第１！ｊＪｌ信号０ＵＴ（Ｊ、■ＣＥＨのア
クティブ変化から僅かに遅れてＣＥＢ ’がアクティブ
変化したとき、 ■Ｂｉの変化を検出してＡＢｉが発生したとき、■−１
の変化を検出してＡＷｉが発生したとき、の３つの条件
のいずれかを満足すると、その満足時点から所定時間（
ｔ ｄ）までの間、ハイレベルとなって生成され、この
間、出方回路３５の動作が禁止された後、ｔｄを経過す
ると、ローレベルに変化して出力回路３５の動作が許容
される。なお、第２制御信号０ＵＴＢは第１制御信号０
ＵＴＣの反転論理としてつくられる。
したがって、チップのイネーブル指定時や、アドレス信
号が変化してメモリセル３３がらのデータ読み出しが更
新される際に、所定時間ｔｄだけ出力回路３５の動作が
禁止される。
号が変化してメモリセル３３がらのデータ読み出しが更
新される際に、所定時間ｔｄだけ出力回路３５の動作が
禁止される。
このことを、第４図の波形図に従って説明すると、まず
、期間Ｉにおいて、内部イネーブル信号ＣＥＢがローア
クティブに変化するチップのイネーブル指定時には、ア
ドレス信号が新規にチップに取り込まれてアドレス信号
の変化が検出されるから、ＡＢｉおよびＡＷｉがハイレ
ベルに変化してこれが時間ｔｄだけ継続され、この間、
第１制御信号０ＵＴＣがハイレベル、第２制御信号０Ｕ
ＴＢがローレベルとなって出力回路３５の動作が禁止さ
れる。
、期間Ｉにおいて、内部イネーブル信号ＣＥＢがローア
クティブに変化するチップのイネーブル指定時には、ア
ドレス信号が新規にチップに取り込まれてアドレス信号
の変化が検出されるから、ＡＢｉおよびＡＷｉがハイレ
ベルに変化してこれが時間ｔｄだけ継続され、この間、
第１制御信号０ＵＴＣがハイレベル、第２制御信号０Ｕ
ＴＢがローレベルとなって出力回路３５の動作が禁止さ
れる。
次に、期間■において、時間ｔｄを経過すると、ＡＢｉ
およびＡＷｉがローレベルに変化し、第１制御信号０Ｕ
ＴＣおよび第２１＃Ｊ！Ｉｆ信号０ＵＴＢの論理が反転
して出力回路３５の動作が許容され、センスアンプ３４
からの読み出しデータが出力回路３５から外部出力され
る。
およびＡＷｉがローレベルに変化し、第１制御信号０Ｕ
ＴＣおよび第２１＃Ｊ！Ｉｆ信号０ＵＴＢの論理が反転
して出力回路３５の動作が許容され、センスアンプ３４
からの読み出しデータが出力回路３５から外部出力され
る。
その後、期間ｍにおいて、ピントアドレス信号Ｂｉおよ
び／またはワードアドレス信号Ｗｉが変化すると、ＡＢ
ｉおよびまたはＡＷｉがハイレベルに変化してこれが時
間ｔｄだけ継続され、この間、再び第１制御信号０ＵＴ
Ｃがハイレベル、第２制御信号０ＵＴＢがローレベルと
なって出力回路３５の動作が禁止される。
び／またはワードアドレス信号Ｗｉが変化すると、ＡＢ
ｉおよびまたはＡＷｉがハイレベルに変化してこれが時
間ｔｄだけ継続され、この間、再び第１制御信号０ＵＴ
Ｃがハイレベル、第２制御信号０ＵＴＢがローレベルと
なって出力回路３５の動作が禁止される。
このように、本実施例によれば、センスアンプ３４から
の読み出しデータ波形の立上り期間（Ｉ）と立ち下がり
期間（Ｉ［［）の双方で、出力回路３５の動作を禁止で
き、動作許容期間（Ｉｆ）を適正化できるから、雨期間
（工、■）に含まれるリンギングに起因した出力トラン
ジスタ１８．１９の不本意なオン／オフ動作を回避でき
、スイッチング雑音の発生や電源電圧の変動によるグラ
ンドバウンス雑音などの発生を防止できる効果が得られ
る。
の読み出しデータ波形の立上り期間（Ｉ）と立ち下がり
期間（Ｉ［［）の双方で、出力回路３５の動作を禁止で
き、動作許容期間（Ｉｆ）を適正化できるから、雨期間
（工、■）に含まれるリンギングに起因した出力トラン
ジスタ１８．１９の不本意なオン／オフ動作を回避でき
、スイッチング雑音の発生や電源電圧の変動によるグラ
ンドバウンス雑音などの発生を防止できる効果が得られ
る。
本発明によれば、上記のように構成したので、出力回路
の動作許容期間を適正化でき、出力トランジスタの不本
意なオン／オフ動作を回避して雑音発生を防止すること
ができる。
の動作許容期間を適正化でき、出力トランジスタの不本
意なオン／オフ動作を回避して雑音発生を防止すること
ができる。
第１図は本発明の原理構成図、
第２〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第２図＜ａ＞はそのブロック構成図、 第２図（ｂ）はそのメモリセルアレイの詳細構成例を示
す図、 ’ｌＫ２図（ｃ）はそのセンスアンプの詳細構成例を示
す図、 第３図はその出力回路の構成図、 第４図はその動作波形図、 第５〜７図は従来例を示す図であり、 第５図はそのプロ７り図、 第６図はその出力回路の構成図、 第７図はその動作波形図である。 ４０・・・・−ノア回路（動作禁止手段）、４１・・・
・・・負荷容量。 代 理 人 弁理士 井 桁 貞 ３０・・・・・・イネーブルバンファ、３１・・・・・
−第１アドレスバツフア、３２・・・・・・第２アドレ
スバツフア、３３・・・・・・メモリセルアレイ、 ３４・・・・・・センスアンプ、 ３５・・・・・−出力回路、 ３６・・・・−・遅延回路、 ３７・・・・・・第１ＡＴＤ回路（アドレス変化検出手
段）、３８・・・−・第２ＡＴＤ回路（アドレス変化検
出手段）、３９・・・・・・オア回路（動作禁止手段）
、第 図 （ｃ） センスアンプの詳細構成例を示す図 第２図 ０ＵＴＢ 第 図 一実施例の動作波形図 第４図 従来例のブロック図
示す図であり、 第２図＜ａ＞はそのブロック構成図、 第２図（ｂ）はそのメモリセルアレイの詳細構成例を示
す図、 ’ｌＫ２図（ｃ）はそのセンスアンプの詳細構成例を示
す図、 第３図はその出力回路の構成図、 第４図はその動作波形図、 第５〜７図は従来例を示す図であり、 第５図はそのプロ７り図、 第６図はその出力回路の構成図、 第７図はその動作波形図である。 ４０・・・・−ノア回路（動作禁止手段）、４１・・・
・・・負荷容量。 代 理 人 弁理士 井 桁 貞 ３０・・・・・・イネーブルバンファ、３１・・・・・
−第１アドレスバツフア、３２・・・・・・第２アドレ
スバツフア、３３・・・・・・メモリセルアレイ、 ３４・・・・・・センスアンプ、 ３５・・・・・−出力回路、 ３６・・・・−・遅延回路、 ３７・・・・・・第１ＡＴＤ回路（アドレス変化検出手
段）、３８・・・−・第２ＡＴＤ回路（アドレス変化検
出手段）、３９・・・・・・オア回路（動作禁止手段）
、第 図 （ｃ） センスアンプの詳細構成例を示す図 第２図 ０ＵＴＢ 第 図 一実施例の動作波形図 第４図 従来例のブロック図
Claims (3)
- （１）読み出しデータを外部へ出力する出力回路と、 アドレス信号の変化に応答して検出パルスを発生するア
ドレス変化検出手段と、 該検出パルスに応答して前記出力回路の動作を禁止する
動作禁止手段と、を備えたことを特徴とする半導体記憶
装置。 - （２）前記アドレス変化検出手段は、チップイネーブル
信号の変化も合わせて検出することを特徴とする請求項
１記載の半導体記憶装置。 - （３）前記アドレス変化検出手段は、ビット線を特定す
るアドレス信号とワード線を特定するアドレス信号のう
ちの少なくとも１ビットが変化したときに、前記検出パ
ルスを発生することを特徴とする請求項１または請求項
２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142366A JPH0434791A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142366A JPH0434791A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434791A true JPH0434791A (ja) | 1992-02-05 |
Family
ID=15313715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142366A Pending JPH0434791A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434791A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578988A (en) * | 1980-06-18 | 1982-01-18 | Toshiba Corp | Semiconductor memory |
| JPS6326891A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPS6387692A (ja) * | 1987-03-20 | 1988-04-18 | Toshiba Corp | 半導体メモリ |
| JPS63200390A (ja) * | 1987-12-25 | 1988-08-18 | Toshiba Corp | 半導体メモリ |
| JPS63292483A (ja) * | 1987-05-26 | 1988-11-29 | Toshiba Corp | 半導体メモリ |
| JPH01248393A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH02101698A (ja) * | 1988-10-07 | 1990-04-13 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-05-31 JP JP2142366A patent/JPH0434791A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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