JPH04348077A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04348077A JPH04348077A JP3149532A JP14953291A JPH04348077A JP H04348077 A JPH04348077 A JP H04348077A JP 3149532 A JP3149532 A JP 3149532A JP 14953291 A JP14953291 A JP 14953291A JP H04348077 A JPH04348077 A JP H04348077A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- thickness
- offset
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 6
- 239000010408 film Substances 0.000 claims description 57
- 239000012212 insulator Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特に、スタティック型ＲＡＭの負荷素子等の用途に
用いられる多結晶シリコン薄膜トランジスタに関する。
し、特に、スタティック型ＲＡＭの負荷素子等の用途に
用いられる多結晶シリコン薄膜トランジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと記す）
について、図４を参照して説明する。図４において、１
はシリコンからなる半導体基板、２はＣＶＤ法により形
成された厚さ２００〜３００ｎｍのシリコン酸化膜、３
は２００〜４００ｎｍ厚の多結晶シリコンからなるゲー
ト電極、４はＣＶＤ法により形成された膜厚２０〜５０
ｎｍのシリコン酸化膜からなるゲート絶縁膜、５はＣＶ
Ｄ法により形成された膜厚２０〜４０ｎｍの多結晶シリ
コン膜、６、７はそれぞれ多結晶シリコン膜５にボロン
を導入することにより形成されたソース領域とドレイン
領域である。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと記す）
について、図４を参照して説明する。図４において、１
はシリコンからなる半導体基板、２はＣＶＤ法により形
成された厚さ２００〜３００ｎｍのシリコン酸化膜、３
は２００〜４００ｎｍ厚の多結晶シリコンからなるゲー
ト電極、４はＣＶＤ法により形成された膜厚２０〜５０
ｎｍのシリコン酸化膜からなるゲート絶縁膜、５はＣＶ
Ｄ法により形成された膜厚２０〜４０ｎｍの多結晶シリ
コン膜、６、７はそれぞれ多結晶シリコン膜５にボロン
を導入することにより形成されたソース領域とドレイン
領域である。
【０００３】上述した従来例では、ドレイン領域７がゲ
ート電極から離れたオフセット構造になされているが、
例えば「シンポジウム・オン・ブイエルエスアイ・サー
キッツ予稿集 ｐｐ．４９−５０，１９８９（Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄ
ｉｇｅｓｔ ｐｐ．４９−５０，１９８９）」において
、このようにオフセット構造にすることがＴＦＴのリー
ク電流低減のために有効であることが明らかにされてい
る。図４において、オフセット距離をＡにて示す。
ート電極から離れたオフセット構造になされているが、
例えば「シンポジウム・オン・ブイエルエスアイ・サー
キッツ予稿集 ｐｐ．４９−５０，１９８９（Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄ
ｉｇｅｓｔ ｐｐ．４９−５０，１９８９）」において
、このようにオフセット構造にすることがＴＦＴのリー
ク電流低減のために有効であることが明らかにされてい
る。図４において、オフセット距離をＡにて示す。
【０００４】
【発明が解決しようとする課題】この従来のＴＦＴでは
、リーク電流を低減させるためのゲート電極とドレイン
領域のオフセットは、例えば「岡沢他、日経マイクロデ
バイス１９８８年９月号 ｐｐ．１２３−１３０ 」に
開示されているように、０．３μｍ以上必要であるとさ
れている。
、リーク電流を低減させるためのゲート電極とドレイン
領域のオフセットは、例えば「岡沢他、日経マイクロデ
バイス１９８８年９月号 ｐｐ．１２３−１３０ 」に
開示されているように、０．３μｍ以上必要であるとさ
れている。
【０００５】而して、ＴＦＴをスタティック型ＲＡＭの
負荷素子として用いる場合には、このようなオフセット
を設けることにより素子の集積度が低下する。特に近年
素子の微細化が進んだことにより、例えば４メガビット
クラスのスタティック型ＲＡＭでは、半導体基板に設け
たバルク型ＭＯＳトランジスタのゲート電極のチャネル
方向の寸法は０．５〜０．６μｍであるので、これに比
較して０．３μｍ以上のオフセットは極めて大きな寸法
であり、このようなオフセットを有するＴＦＴはバルク
型ＭＯＳトランジスタより大幅に大型化する。そのため
オフセットを設けることが素子の高密度化・高集積化に
対する重要な障害となっている。
負荷素子として用いる場合には、このようなオフセット
を設けることにより素子の集積度が低下する。特に近年
素子の微細化が進んだことにより、例えば４メガビット
クラスのスタティック型ＲＡＭでは、半導体基板に設け
たバルク型ＭＯＳトランジスタのゲート電極のチャネル
方向の寸法は０．５〜０．６μｍであるので、これに比
較して０．３μｍ以上のオフセットは極めて大きな寸法
であり、このようなオフセットを有するＴＦＴはバルク
型ＭＯＳトランジスタより大幅に大型化する。そのため
オフセットを設けることが素子の高密度化・高集積化に
対する重要な障害となっている。
【０００６】
【課題を解決するための手段】本発明のＴＦＴは、絶縁
膜上に形成された絶縁体条片と、前記絶縁体条片の上表
面に形成されたゲート電極と、前記ゲート電極上に形成
されたゲート絶縁膜と、前記ゲート電極上から前記絶縁
膜に至るように形成された、ソース領域、ドレイン領域
およびチャネル領域を構成する半導体膜と、を具備して
おり、そして、前記ドレイン領域が前記絶縁体条片には
掛らないように形成されている。
膜上に形成された絶縁体条片と、前記絶縁体条片の上表
面に形成されたゲート電極と、前記ゲート電極上に形成
されたゲート絶縁膜と、前記ゲート電極上から前記絶縁
膜に至るように形成された、ソース領域、ドレイン領域
およびチャネル領域を構成する半導体膜と、を具備して
おり、そして、前記ドレイン領域が前記絶縁体条片には
掛らないように形成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ｃ）は、本発明の第１の実施例を
示す断面図であり、図１の（ａ）、（ｂ）はその製造工
程を説明するための工程断面図である。
て説明する。図１の（ｃ）は、本発明の第１の実施例を
示す断面図であり、図１の（ａ）、（ｂ）はその製造工
程を説明するための工程断面図である。
【０００８】本実施例を製造するには、まず図１の（ａ
）に示されるように、半導体基板１上に設けられた、膜
厚２００〜３００ｎｍのシリコン酸化膜２上にＣＶＤ法
にて厚さ４００〜５００ｎｍのシリコン窒化膜８を堆積
し、パターニングを行なう。
）に示されるように、半導体基板１上に設けられた、膜
厚２００〜３００ｎｍのシリコン酸化膜２上にＣＶＤ法
にて厚さ４００〜５００ｎｍのシリコン窒化膜８を堆積
し、パターニングを行なう。
【０００９】次に、図１の（ｂ）に示されるように、リ
ンが高濃度にドープされた多結晶シリコン膜を厚さ２０
０〜４００ｎｍの膜厚に堆積し、これをフォトエッチン
グ法によりパターニングしてシリコン窒化膜８の上表面
と片側の側面を覆うゲート電極３を形成する。
ンが高濃度にドープされた多結晶シリコン膜を厚さ２０
０〜４００ｎｍの膜厚に堆積し、これをフォトエッチン
グ法によりパターニングしてシリコン窒化膜８の上表面
と片側の側面を覆うゲート電極３を形成する。
【００１０】次に、図１の（ｃ）に示すように、ゲート
電極３を覆うようにＣＶＤ法にてシリコン酸化膜を２０
〜５０ｎｍの厚さに堆積してゲート絶縁膜４を形成する
。次に、ＴＦＴのチャネル部用に、ＣＶＤ法により多結
晶シリコン膜５を２０〜４０ｎｍの厚さに形成し、これ
をパターニングした後、フォトレジストをマスクとして
、多結晶シリコン膜５に選択的にボロンを１０１５ａｔ
ｏｍ／ｃｍ２ 程度導入してソース領域６とドレイン領
域７を形成する。この際、オフセットＡが形成されるが
、ここで、シリコン窒化膜８の厚みがオフセットに加算
されるので、小面積でも十分な距離のオフセットをとる
ことができる。
電極３を覆うようにＣＶＤ法にてシリコン酸化膜を２０
〜５０ｎｍの厚さに堆積してゲート絶縁膜４を形成する
。次に、ＴＦＴのチャネル部用に、ＣＶＤ法により多結
晶シリコン膜５を２０〜４０ｎｍの厚さに形成し、これ
をパターニングした後、フォトレジストをマスクとして
、多結晶シリコン膜５に選択的にボロンを１０１５ａｔ
ｏｍ／ｃｍ２ 程度導入してソース領域６とドレイン領
域７を形成する。この際、オフセットＡが形成されるが
、ここで、シリコン窒化膜８の厚みがオフセットに加算
されるので、小面積でも十分な距離のオフセットをとる
ことができる。
【００１１】さらに、この実施例では、ソース領域６側
では、シリコン窒化膜８の側面部もチャネル領域となる
ので、小さな面積で十分なチャネル長を実現することが
できる。このように、本実施例によれば、チャネル部お
よびオフセット領域が３次元的に構成されるので、素子
の高集積化が可能となる。
では、シリコン窒化膜８の側面部もチャネル領域となる
ので、小さな面積で十分なチャネル長を実現することが
できる。このように、本実施例によれば、チャネル部お
よびオフセット領域が３次元的に構成されるので、素子
の高集積化が可能となる。
【００１２】図１の（ｃ）の状態に形成した後、図示さ
れてはいないが、層間絶縁膜、配線用金属膜、パッシベ
ーション膜等を形成して集積回路の製造を完了する。
れてはいないが、層間絶縁膜、配線用金属膜、パッシベ
ーション膜等を形成して集積回路の製造を完了する。
【００１３】図２の（ｅ）は、本発明の第２の実施例を
示す断面図であり、図２の（ａ）〜（ｄ）はその製造工
程を説明するための工程断面図である。本実施例を製造
するには、まず図２の（ａ）に示すように、シリコンか
らなる半導体基板１上に設けられた厚さ２００〜４００
ｎｍのシリコン酸化膜２上にＣＶＤ法にて厚さ２００〜
５００ｎｍのシリコン窒化膜８およびリンがドープされ
た厚さ２００〜４００ｎｍの多結晶シリコン膜を続けて
堆積し、フォトエッチング法により窒化膜８および多結
晶シリコン膜にパターニングを施してＴＦＴの第１のゲ
ート電極３ａを形成する。
示す断面図であり、図２の（ａ）〜（ｄ）はその製造工
程を説明するための工程断面図である。本実施例を製造
するには、まず図２の（ａ）に示すように、シリコンか
らなる半導体基板１上に設けられた厚さ２００〜４００
ｎｍのシリコン酸化膜２上にＣＶＤ法にて厚さ２００〜
５００ｎｍのシリコン窒化膜８およびリンがドープされ
た厚さ２００〜４００ｎｍの多結晶シリコン膜を続けて
堆積し、フォトエッチング法により窒化膜８および多結
晶シリコン膜にパターニングを施してＴＦＴの第１のゲ
ート電極３ａを形成する。
【００１４】次に、図２の（ｂ）に示すように、ＣＶＤ
法により厚さ２０〜３０ｎｍのシリコン酸化膜を成長さ
せ、将来ドレイン領域となる側のみに残るようにパター
ニングして、第２のシリコン酸化膜９を形成する。
法により厚さ２０〜３０ｎｍのシリコン酸化膜を成長さ
せ、将来ドレイン領域となる側のみに残るようにパター
ニングして、第２のシリコン酸化膜９を形成する。
【００１５】次に、全面にリンがドープされた多結晶シ
リコン膜を厚さ２００〜４００ｎｍに堆積し、エッチバ
ックを行ってシリコン窒化膜８の側壁に多結晶シリコン
膜を残存させて第２のゲート電極３ｂを形成する［図２
の（ｃ）］。
リコン膜を厚さ２００〜４００ｎｍに堆積し、エッチバ
ックを行ってシリコン窒化膜８の側壁に多結晶シリコン
膜を残存させて第２のゲート電極３ｂを形成する［図２
の（ｃ）］。
【００１６】続いて、フォトレジスト膜をマスクとして
、将来ドレイン領域となる側に形成されている多結晶シ
リコン膜を除去し、フォトレジスト膜を剥離した後、第
２のシリコン酸化膜９を除去する［図２の（ｄ）］。
、将来ドレイン領域となる側に形成されている多結晶シ
リコン膜を除去し、フォトレジスト膜を剥離した後、第
２のシリコン酸化膜９を除去する［図２の（ｄ）］。
【００１７】これ以降は、先の実施例と同様に、ゲート
絶縁膜４および多結晶シリコン膜５を堆積し、ボロンを
ドープしてソース領域６およびドレイン領域７を形成す
る［図２の（ｅ）］。その後、さらに層間絶縁膜、配線
用金属膜、パッシベーション膜（いずれも図示されてい
ない）等を形成する。
絶縁膜４および多結晶シリコン膜５を堆積し、ボロンを
ドープしてソース領域６およびドレイン領域７を形成す
る［図２の（ｅ）］。その後、さらに層間絶縁膜、配線
用金属膜、パッシベーション膜（いずれも図示されてい
ない）等を形成する。
【００１８】この第２の実施例では、シリコン窒化膜８
とゲート電極とがセルフアラインで形成されるので、目
合せずれ等のためのマージンを考慮する必要がなくなり
、さらに集積度を高めることが可能となる。
とゲート電極とがセルフアラインで形成されるので、目
合せずれ等のためのマージンを考慮する必要がなくなり
、さらに集積度を高めることが可能となる。
【００１９】図３は、本発明の第３の実施例を示す断面
図である。本実施例の第２の実施例と相違する点は、ソ
ース側においてシリコン窒化膜８の側壁にゲート電極が
形成されていない点である。本実施例は、図２の（ａ）
に示した状態に形成した後、直ちにゲート絶縁膜４およ
び多結晶シリコン膜５を堆積して形成される。本実施例
は、シリコン窒化膜８の側壁部分をチャネル領域として
用いるという特長は有しないものの、先の各実施例より
製造工程が簡素化されるという長所がある。
図である。本実施例の第２の実施例と相違する点は、ソ
ース側においてシリコン窒化膜８の側壁にゲート電極が
形成されていない点である。本実施例は、図２の（ａ）
に示した状態に形成した後、直ちにゲート絶縁膜４およ
び多結晶シリコン膜５を堆積して形成される。本実施例
は、シリコン窒化膜８の側壁部分をチャネル領域として
用いるという特長は有しないものの、先の各実施例より
製造工程が簡素化されるという長所がある。
【００２０】
【発明の効果】以上説明したように、本発明は、絶縁体
条片上にゲート電極を設け絶縁体条片の膜厚を利用して
ドレインオフセットを実現するものであるので、本発明
によれば、平面的に小面積で十分な大きさのオフセット
をとることができる。
条片上にゲート電極を設け絶縁体条片の膜厚を利用して
ドレインオフセットを実現するものであるので、本発明
によれば、平面的に小面積で十分な大きさのオフセット
をとることができる。
【００２１】さらに、絶縁体条片のソース側側面にゲー
ト電極を形成した場合には、絶縁体条片の側面部分をチ
ャネル領域として利用することができるようになるので
、ＴＦＴを平面的に縮小しても短チャネル効果が顕在化
しないようにすることができる。よって、本発明によれ
ば、チップ表面を３次元的に利用してＴＦＴを形成する
ことができ素子の高集積化が可能となる。
ト電極を形成した場合には、絶縁体条片の側面部分をチ
ャネル領域として利用することができるようになるので
、ＴＦＴを平面的に縮小しても短チャネル効果が顕在化
しないようにすることができる。よって、本発明によれ
ば、チップ表面を３次元的に利用してＴＦＴを形成する
ことができ素子の高集積化が可能となる。
【図１】本発明の第１の実施例の断面図とその製造工程
を説明するための断面図。
を説明するための断面図。
【図２】本発明の第２の実施例の断面図とその製造工程
を説明するための断面図。
を説明するための断面図。
【図３】本発明の第３の実施例の断面図。
【図４】従来例の断面図。
１…半導体基板、 ２…シリコン酸化膜、
３…ゲート電極、 ３ａ…第１のゲート電極、
３ｂ…第２のゲート電極、 ４…ゲート
絶縁膜、５…多結晶シリコン膜、 ６…ソース領
域、 ７…ドレイン領域、 ８…シリコン
窒化膜、 ９…第２のシリコン酸化膜。
３…ゲート電極、 ３ａ…第１のゲート電極、
３ｂ…第２のゲート電極、 ４…ゲート
絶縁膜、５…多結晶シリコン膜、 ６…ソース領
域、 ７…ドレイン領域、 ８…シリコン
窒化膜、 ９…第２のシリコン酸化膜。
Claims (3)
- 【請求項１】 絶縁膜上に形成された絶縁体条片と、
前記絶縁体条片の上表面に形成されたゲート電極と、前
記ゲート電極上に形成されたゲート絶縁膜と、前記ゲー
ト電極上から前記絶縁膜に至るように形成された、ソー
ス領域、ドレイン領域およびチャネル領域を構成する半
導体膜と、を具備する薄膜トランジスタ。 - 【請求項２】 前記ドレイン領域が前記絶縁体条片に
は掛らないように形成されている請求項１記載の薄膜ト
ランジスタ。 - 【請求項３】 前記ゲート電極がソース領域側で前記
絶縁体条片の側面を覆っている請求項１または２記載の
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149532A JPH04348077A (ja) | 1991-05-24 | 1991-05-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149532A JPH04348077A (ja) | 1991-05-24 | 1991-05-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348077A true JPH04348077A (ja) | 1992-12-03 |
Family
ID=15477199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149532A Pending JPH04348077A (ja) | 1991-05-24 | 1991-05-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
-
1991
- 1991-05-24 JP JP3149532A patent/JPH04348077A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5093273A (en) | Method of manufacturing a semiconductor device | |
| JP3256048B2 (ja) | 半導体装置及びその製造方法 | |
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JP2780162B2 (ja) | 半導体デバイスの製造方法 | |
| JP2976842B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| JP2870086B2 (ja) | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 | |
| JPH04275436A (ja) | Ｓｏｉｍｏｓトランジスタ | |
| JP2699933B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH04348077A (ja) | 薄膜トランジスタ | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JPH03173175A (ja) | 半導体装置 | |
| JP2993039B2 (ja) | 能動層積層素子 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP2982270B2 (ja) | 薄膜トランジスタ | |
| US6544852B1 (en) | Method of fabricating semiconductor device | |
| JP2669399B2 (ja) | 半導体装置及びその製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JPS60143657A (ja) | Ｃｍｏｓ半導体装置及びその製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPH036058A (ja) | 半導体装置 | |
| JPS5935186B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS59139644A (ja) | 半導体装置の製造方法 |