JPH036058A - 半導体装置 - Google Patents
半導体装置Info
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- JPH036058A JPH036058A JP14056589A JP14056589A JPH036058A JP H036058 A JPH036058 A JP H036058A JP 14056589 A JP14056589 A JP 14056589A JP 14056589 A JP14056589 A JP 14056589A JP H036058 A JPH036058 A JP H036058A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、配線用の導電層が半導体基板中の電気的接続
領域に直接に接触しているいわゆる埋め込みコンタクト
を有する半導体装置に関するものである。
領域に直接に接触しているいわゆる埋め込みコンタクト
を有する半導体装置に関するものである。
本発明は、上記の様な半導体装置において、電気的接続
領域に接する様にトレンチを形成し、このトレンチを導
電層で埋めることによって、半導体装置全体の平面的な
面積を縮小することができる様にしたものである。
領域に接する様にトレンチを形成し、このトレンチを導
電層で埋めることによって、半導体装置全体の平面的な
面積を縮小することができる様にしたものである。
第４図及び第５図は、埋め込みコンタクトを有するＭＯ
Ｓ）ランジスタの一従来例を示している（例えば特開昭
６２−３７９６７号公報）。
Ｓ）ランジスタの一従来例を示している（例えば特開昭
６２−３７９６７号公報）。
この様な一従来例を製造するには、Ｓｉ基板１１に素子
分離領域であるＳｉＯ□ｌ’Ｗ１２を形成し、この５ｉ
Ｏｚ層１２に囲まれている素子形成領域１３上の全面に
ＭＯＳ）ランジスタ１４のゲート酸化膜となる５ｉ０２
膜１５を形成する。そして、このＳｉｎｇ膜１５をバタ
ーニングして、素子形成領域１３上の所定部分を露出さ
せる。
分離領域であるＳｉＯ□ｌ’Ｗ１２を形成し、この５ｉ
Ｏｚ層１２に囲まれている素子形成領域１３上の全面に
ＭＯＳ）ランジスタ１４のゲート酸化膜となる５ｉ０２
膜１５を形成する。そして、このＳｉｎｇ膜１５をバタ
ーニングして、素子形成領域１３上の所定部分を露出さ
せる。
その後、不純物を含有する多結晶Ｓｉ層をＳｉ基板１１
上の全面に形成し、この多結晶Ｓｉ層をバターニングす
ることによって、ＭＯ３Ｉ−ランジスタ１４のゲート電
極である多結晶Ｓｉ層１６や配線である多結晶５ｉＪｉ
１７等を形成する。
上の全面に形成し、この多結晶Ｓｉ層をバターニングす
ることによって、ＭＯ３Ｉ−ランジスタ１４のゲート電
極である多結晶Ｓｉ層１６や配線である多結晶５ｉＪｉ
１７等を形成する。
そして更に、多結晶５ｉｉＪ１６．１７をマスクとする
不純物のイオン注入と、多結晶５ｉＪｉ５１７からの不
純物の固相拡散とによって、ＭＯＳ）ランジスタ１４の
ソース・ドレイン領域であるｎ″″領域２工、２２を形
成する。
不純物のイオン注入と、多結晶５ｉＪｉ５１７からの不
純物の固相拡散とによって、ＭＯＳ）ランジスタ１４の
ソース・ドレイン領域であるｎ″″領域２工、２２を形
成する。
つまり、ｎ゛領域２１のうちで多結晶５ｉＮ１７下の部
分は多結晶Ｓｉ層１７からの不純物の固相拡散によって
形成され、ｎ″″域２１のそれ以外の部分は多結晶Ｓｉ
層１６．１７をマスクとする不純物のイオン注入によっ
て形成され、これらによって多結晶Ｓｉ層１７がｎ″″
域２１に埋め込みコンタクトされている。
分は多結晶Ｓｉ層１７からの不純物の固相拡散によって
形成され、ｎ″″域２１のそれ以外の部分は多結晶Ｓｉ
層１６．１７をマスクとする不純物のイオン注入によっ
て形成され、これらによって多結晶Ｓｉ層１７がｎ″″
域２１に埋め込みコンタクトされている。
ところで、多結晶５ｉｉ１６．１７をバターニングする
ためのマスクのイオン注入合せ誤差のために多結晶Ｓｉ
層１７の先端部がＳｆＯ□膜１５上に乗り上げると、こ
れらの重畳部では不純物の固相拡散もイオン注入も行わ
れない。
ためのマスクのイオン注入合せ誤差のために多結晶Ｓｉ
層１７の先端部がＳｆＯ□膜１５上に乗り上げると、こ
れらの重畳部では不純物の固相拡散もイオン注入も行わ
れない。
すると、ｎ″″域２１のうちの固相拡散で形成された部
分とイオン注入で形成された部分とが全面的には接触せ
ず、ｎ″″域２１の抵抗値が高くなる。
分とイオン注入で形成された部分とが全面的には接触せ
ず、ｎ″″域２１の抵抗値が高くなる。
このため、多結晶Ｓｉ層１７の先端部と５ｉｎ２膜１５
との間に間隔Ｘ、が確保されている。位置合せ余裕をａ
とすると、多結晶Ｓｉ層１６．１７をＳｉＯ□膜１５を
基準にして位置合せする場合はｘ、 −ａであり、５ｉ
０２層１２を基準にして位置合せする場合はＸ、＝Ｊ２
ａである。
との間に間隔Ｘ、が確保されている。位置合せ余裕をａ
とすると、多結晶Ｓｉ層１６．１７をＳｉＯ□膜１５を
基準にして位置合せする場合はｘ、 −ａであり、５ｉ
０２層１２を基準にして位置合せする場合はＸ、＝Ｊ２
ａである。
なお、多結晶Ｓｉ！１６がｎ”ｅＪｒ域２１にコンタク
トするのを防止するために、多結晶Ｓｉ層１６と５ｉ０
２膜１５との端縁同士の間にも同様な間隔ｘ２が確保さ
れている。
トするのを防止するために、多結晶Ｓｉ層１６と５ｉ０
２膜１５との端縁同士の間にも同様な間隔ｘ２が確保さ
れている。
従って、多結晶Ｓｔ層１６．１７同士の間には、２ａま
たは２Ｊ２ａである間Ｅａｚが確保されている。但し、
多結晶５ｉｉＪ１６．１７同士の最小間隔が２ａまたは
２ノ２ａよりも大きい場合は、間隔ｄ２としてこの最小
間隔の値が採用される。
たは２Ｊ２ａである間Ｅａｚが確保されている。但し、
多結晶５ｉｉＪ１６．１７同士の最小間隔が２ａまたは
２ノ２ａよりも大きい場合は、間隔ｄ２としてこの最小
間隔の値が採用される。
ところが、間隔Ｘ、が必要であるとそれに対応する面積
をｎ″″域２１に確保する必要があり、しかも多結晶Ｓ
ｉ層１７とｎ″″域２１との必要接触面積を確保するた
めに、多結晶Ｓｔ層１７が５ｉＣｈ層１２上から多結晶
５ｉＪｉ１６へ向かって延びる所定の長さ１２が必要で
ある。
をｎ″″域２１に確保する必要があり、しかも多結晶Ｓ
ｉ層１７とｎ″″域２１との必要接触面積を確保するた
めに、多結晶Ｓｔ層１７が５ｉＣｈ層１２上から多結晶
５ｉＪｉ１６へ向かって延びる所定の長さ１２が必要で
ある。
従って、第４図及び第５図に示した様な一従来例では、
ｎ″頭成域２Ｉ面積をこれ以下に縮小することが困難で
あり、ＭＯＳ）ランジメタ１４全体の面積をこれ以下に
縮小することも困難である。
ｎ″頭成域２Ｉ面積をこれ以下に縮小することが困難で
あり、ＭＯＳ）ランジメタ１４全体の面積をこれ以下に
縮小することも困難である。
［課題を解決するための手段〕
本発明による半導体装置は、半導体基板１１中の電気的
接続領域２１と、この電気的接続領域２１に接する様に
前記半導体基板１１に形成されているトレンチ２３と、
このトレンチ２３を埋めてこのトレンチ２３外へ延在し
ている導電層１７とを夫々具備している。
接続領域２１と、この電気的接続領域２１に接する様に
前記半導体基板１１に形成されているトレンチ２３と、
このトレンチ２３を埋めてこのトレンチ２３外へ延在し
ている導電層１７とを夫々具備している。
本発明による半導体装置では、電気的接続領域２１とト
レンチ２３とが互いに接しており、このトレンチ２３を
導電層１７が埋めているので、導電層１７は電気的接続
領域２１に自己整合的に接触している。従って、導電層
１７の位置合せ余裕に対応する面積を電気的接続領域２
１に確保する必要がな（、その分だけ電気的接続領域２
１の面積を縮小することができる。
レンチ２３とが互いに接しており、このトレンチ２３を
導電層１７が埋めているので、導電層１７は電気的接続
領域２１に自己整合的に接触している。従って、導電層
１７の位置合せ余裕に対応する面積を電気的接続領域２
１に確保する必要がな（、その分だけ電気的接続領域２
１の面積を縮小することができる。
また、導電層１７と電気的接続領域２１とがトレンチ２
３の側面で互いに接触しているので、この接触面積に対
応して電気的接続領域２１の平面的な面積を縮小するこ
とができる。
３の側面で互いに接触しているので、この接触面積に対
応して電気的接続領域２１の平面的な面積を縮小するこ
とができる。
以下、ＭＯＳ）ランジスタに適用した本発明の第１及び
第２実施例を、第１図〜第３図を参照しながら説明する
。
第２実施例を、第１図〜第３図を参照しながら説明する
。
第１図は、従来型のゲート構造を有する第１実施例の製
造工程を示している。この製造工程でも、第１Ａ図に示
す様に、素子分離頭載であるＳｉＯ□層１２とゲート酸
化膜となるＳｉＯ’ｚ膜１５とをＳｉ基板１１に形成す
るが、ここまでは上述の一従来例の製造工程と同じであ
る。
造工程を示している。この製造工程でも、第１Ａ図に示
す様に、素子分離頭載であるＳｉＯ□層１２とゲート酸
化膜となるＳｉＯ’ｚ膜１５とをＳｉ基板１１に形成す
るが、ここまでは上述の一従来例の製造工程と同じであ
る。
次に、上述の一従来例の様には５ｉ０２膜１５のバター
ニングを行わず、第１Ｂ図に示す様にＳｉ基板１１の表
面部にトレンチ２３を形成する。
ニングを行わず、第１Ｂ図に示す様にＳｉ基板１１の表
面部にトレンチ２３を形成する。
このトレンチ２３は、少なくとも１つの側面が素子形成
領域１３に臨む様に位置合せする。従って、この側面と
Ｓｉｎ、、層１２の端縁との間に、位置合せ余裕ａを確
保する。
領域１３に臨む様に位置合せする。従って、この側面と
Ｓｉｎ、、層１２の端縁との間に、位置合せ余裕ａを確
保する。
なお、薄いゲート酸化膜である５ｉ０２膜１５をライト
エッチから保護するために、トレンチ２３の形成前に薄
い多結晶Ｓｉ膜（図示せず）をＳｉｉ板１板上１上面に
堆積させておいてもよい。
エッチから保護するために、トレンチ２３の形成前に薄
い多結晶Ｓｉ膜（図示せず）をＳｉｉ板１板上１上面に
堆積させておいてもよい。
次に、第１Ｃ図に示す様に、不純物を含有する多結晶Ｓ
ｉ層２４を堆積させて、トレンチ２３を埋めると共に多
結晶Ｓｉ層２４自体の表面を平坦化する。なお、多結晶
Ｓｉ層２４の代りにポリサイド層等を堆積させてもよい
。
ｉ層２４を堆積させて、トレンチ２３を埋めると共に多
結晶Ｓｉ層２４自体の表面を平坦化する。なお、多結晶
Ｓｉ層２４の代りにポリサイド層等を堆積させてもよい
。
次に、第１Ｄ図に示す様に、ゲート電極を形成するため
のマスク２５と配線を形成するためのマスク２６とをバ
ターニングする。これらのマスク２５．２６には、第１
Ｄ図に示す様な位置合せ余裕ａを確保する。
のマスク２５と配線を形成するためのマスク２６とをバ
ターニングする。これらのマスク２５．２６には、第１
Ｄ図に示す様な位置合せ余裕ａを確保する。
次に、第１Ｅ図に示す様に、マスク２５．２６を用いて
、ＳｉＯ□膜１５上の多結晶Ｓｉ層２４の厚さだけこの
多結晶Ｓｉ層２４をエツチングして、ゲート電極である
多結晶５ｉｊｉ１６と配線である多結晶Ｓｉ層１７とを
形成する。
、ＳｉＯ□膜１５上の多結晶Ｓｉ層２４の厚さだけこの
多結晶Ｓｉ層２４をエツチングして、ゲート電極である
多結晶５ｉｊｉ１６と配線である多結晶Ｓｉ層１７とを
形成する。
そして更に、多結晶Ｓｉ層１６．１７をマスクとする不
純物のイオン注入と、多結晶Ｓｉ層１７からの不純物の
固相拡散とによって、ＭＯＳ）ランジスタ１４のソース
・ドレイン領域であるｎ′領域２１２２を形成する。
純物のイオン注入と、多結晶Ｓｉ層１７からの不純物の
固相拡散とによって、ＭＯＳ）ランジスタ１４のソース
・ドレイン領域であるｎ′領域２１２２を形成する。
つまり、以上の様にして製造したこの第１実施例では、
ｎ′領域２１とトレンチ２３とが互いに接しており、こ
のトレンチ２３を多結晶Ｓｉ層１７が埋めているので、
多結晶Ｓｉ層１７はｎ″領域２１に自己整合的に接触し
ている。
ｎ′領域２１とトレンチ２３とが互いに接しており、こ
のトレンチ２３を多結晶Ｓｉ層１７が埋めているので、
多結晶Ｓｉ層１７はｎ″領域２１に自己整合的に接触し
ている。
従って、第１Ｅ図と第４図との比較、及び第１Ｅ図に対
応する平面図である第２図と第５図との比較からも明ら
かな様に、多結晶５ｉｉｉ １６．１７間の間隔ｄ、は
、位置合せ余裕ａの分だけ確保すればよく、上述の一従
来例における間隔Ｘ、の分を確保する必要がない。
応する平面図である第２図と第５図との比較からも明ら
かな様に、多結晶５ｉｉｉ １６．１７間の間隔ｄ、は
、位置合せ余裕ａの分だけ確保すればよく、上述の一従
来例における間隔Ｘ、の分を確保する必要がない。
また、多結晶Ｓｉ層１７が５ｉＯｚＪＬ！ １２上から
多結晶Ｓｉ層１６へ向かって延、びている長さ１１は、
位置合せ余裕ａの分だけである。従って、多結晶Ｓｉ層
１７の幅をＷとし、トレンチ２３の深さをＸとすると、
多結晶Ｓｉ層１７とｎ°領域２１との最小接触面積Ａは
ＷＸｘである。
多結晶Ｓｉ層１６へ向かって延、びている長さ１１は、
位置合せ余裕ａの分だけである。従って、多結晶Ｓｉ層
１７の幅をＷとし、トレンチ２３の深さをＸとすると、
多結晶Ｓｉ層１７とｎ°領域２１との最小接触面積Ａは
ＷＸｘである。
一方、この最小接触面積へと同じ値を上述の一従来例で
確保するには、長さ１２はａｘｘが必要である。
確保するには、長さ１２はａｘｘが必要である。
以上の様に、間隔ｄ１は間隔ｄ２よりも少なくてよ（、
且つ長さＸ、は長さβ２よりも短くてよいので、この第
１実施例ではｎ″領域２１の平面的な面積を上述の一従
来例よりも縮小することができる。
且つ長さＸ、は長さβ２よりも短くてよいので、この第
１実施例ではｎ″領域２１の平面的な面積を上述の一従
来例よりも縮小することができる。
第３図は、トレンチ型のゲート構造を有する第２実施例
の製造工程を示している。この製造工程では、第３Ａ図
に示す様に、素子分離領域である５ｉＣ１ｚ層１２をＳ
ｉ基板１１に形成した後、素子形成領域１３の全面にｎ
″領域形成する。
の製造工程を示している。この製造工程では、第３Ａ図
に示す様に、素子分離領域である５ｉＣ１ｚ層１２をＳ
ｉ基板１１に形成した後、素子形成領域１３の全面にｎ
″領域形成する。
そして、素子形成領域１３を横断する様にゲート電極用
のトレンチ２７を形成して上記のｎ″領域ｎ″領域２１
．２２に分断し、ゲート酸化膜となるＳｉＯ□膜１５を
トレンチ２７の内面と素子形成領域１３の表面とに形成
する。
のトレンチ２７を形成して上記のｎ″領域ｎ″領域２１
．２２に分断し、ゲート酸化膜となるＳｉＯ□膜１５を
トレンチ２７の内面と素子形成領域１３の表面とに形成
する。
次に、第３Ｂ図に示す様に埋め込みコンタクト用のトレ
ンチ２３を形成し、更に第３Ｃ図に示す様に不純物を含
有する多結晶５ｉＪｉ２４を堆積させるが、これらの工
程は上述の第１実施例を製造するための工程と実質的に
同様である。
ンチ２３を形成し、更に第３Ｃ図に示す様に不純物を含
有する多結晶５ｉＪｉ２４を堆積させるが、これらの工
程は上述の第１実施例を製造するための工程と実質的に
同様である。
その後、配線を形成するためのマスク２６をバターニン
グするが、第１実施例の場合とは異なり、ゲート電極を
形成するためのマスクはバターニングしない。
グするが、第１実施例の場合とは異なり、ゲート電極を
形成するためのマスクはバターニングしない。
次に、第３Ｄ図に示す様に、マスク２６を用いて、Ｓｉ
ｎ、膜１５上の多結晶Ｓｉ層２４の厚さだけこの多結晶
Ｓｉ層２４をエツチングして、配線である多結晶Ｓｉ層
１７を形成する。
ｎ、膜１５上の多結晶Ｓｉ層２４の厚さだけこの多結晶
Ｓｉ層２４をエツチングして、配線である多結晶Ｓｉ層
１７を形成する。
そして更に、多結晶Ｓｉ層１７からの不純物の固相拡散
によって、素子形成領域１３のうちのトレンチ２３下の
部分にもｎ゛領域２１を形成する。
によって、素子形成領域１３のうちのトレンチ２３下の
部分にもｎ゛領域２１を形成する。
以上の様にして製造したこの第２実施例でも、上述の第
１実施例と同様の作用効果を奏することができる。
１実施例と同様の作用効果を奏することができる。
なお、以上の第１及び第２実施例は何れも本発明をＭＯ
Ｓトランジスタに適用したものであるが、本発明はＭＯ
Ｓトランジスタ以外の半導体装置にも適用可能である。
Ｓトランジスタに適用したものであるが、本発明はＭＯ
Ｓトランジスタ以外の半導体装置にも適用可能である。
本発明による半導体装置では、導電層の位置合せ余裕に
対応する面積を電気的接続領域に確保する必要がなく、
その分だけ電気的接続領域の面積を縮小することができ
、しかもトレンチの側面における導電層と電気的接続領
域との接触面積に対応して電気的接続領域の平面的な面
積を縮小することができるので、半導体装置全体の平面
的な面積を縮小することができる。
対応する面積を電気的接続領域に確保する必要がなく、
その分だけ電気的接続領域の面積を縮小することができ
、しかもトレンチの側面における導電層と電気的接続領
域との接触面積に対応して電気的接続領域の平面的な面
積を縮小することができるので、半導体装置全体の平面
的な面積を縮小することができる。
第１図は本発明の第１実施例の製造工程を順次に示す側
断面図、第２図は第１実施例の平面図、第３図は第２実
施例の製造工程を順次に示す側断面図である。 第４図及び第５図は本発明の一従来例の夫々側断面図及
び平面図である。 なお図面に用いた符号において、 １１−−・・−−−−−・−ｍ−・・・Ｓｉ基十反１７
・−一−−−−−・・・−一−−−−多結晶Ｓｉ層２１
−−−−−−−−−−・−・−ｎ″領域２３・・−−−
ｍ−−−・−−−−−−）レンチである。
断面図、第２図は第１実施例の平面図、第３図は第２実
施例の製造工程を順次に示す側断面図である。 第４図及び第５図は本発明の一従来例の夫々側断面図及
び平面図である。 なお図面に用いた符号において、 １１−−・・−−−−−・−ｍ−・・・Ｓｉ基十反１７
・−一−−−−−・・・−一−−−−多結晶Ｓｉ層２１
−−−−−−−−−−・−・−ｎ″領域２３・・−−−
ｍ−−−・−−−−−−）レンチである。
Claims (1)
- 【特許請求の範囲】 半導体基板中の電気的接続領域と、 この電気的接続領域に接する様に前記半導体基板に形成
されているトレンチと、 このトレンチを埋めてこのトレンチ外へ延在している導
電層とを夫々具備する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056589A JPH036058A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056589A JPH036058A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036058A true JPH036058A (ja) | 1991-01-11 |
Family
ID=15271642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14056589A Pending JPH036058A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567134A (en) * | 1994-06-24 | 1996-10-22 | Nippondenso Co., Ltd. | High-pressure fuel-feed pump |
| US5880527A (en) * | 1993-09-13 | 1999-03-09 | Samsung Electronics Co., Ltd. | Contact structure for semiconductor device |
-
1989
- 1989-06-01 JP JP14056589A patent/JPH036058A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880527A (en) * | 1993-09-13 | 1999-03-09 | Samsung Electronics Co., Ltd. | Contact structure for semiconductor device |
| US6136701A (en) * | 1993-09-13 | 2000-10-24 | Samsung Electronics Co., Ltd. | Contact structure for semiconductor device and the manufacturing method thereof |
| US5567134A (en) * | 1994-06-24 | 1996-10-22 | Nippondenso Co., Ltd. | High-pressure fuel-feed pump |
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