JPH04348078A

JPH04348078A - Ｍｏｓ型半導体装置

Info

Publication number: JPH04348078A
Application number: JP17761791A
Authority: JP
Inventors: Kenji Anzai; 賢二安西
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1990-06-25
Filing date: 1991-06-21
Publication date: 1992-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高密度の集積が可能な
ＭＯＳ型半導体装置に関する。

【０００２】

【従来の技術】図８は従来技術の１つであるプレーナ型
のＭＯＳ型半導体装置の概略断面図である。従来のＭＯ
Ｓ型半導体装置は、図８に示すように半導体シリコン基
盤２１上に誘電体膜（シリコン酸化膜またはＣＶＤ窒化
膜）２２およびゲート電極２３を設け、それをマスクに
ソース電極２４とドレイン電極２５を形成した構造を有
するプレーナ型のものが一般的であった。この構造では
、ＭＯＳ型半導体装置の電気的な特性を支配する実効チ
ャネル長２６はゲート電極２３の仕上り寸法によって決
定される。

【０００３】また、このようなＭＯＳ型半導体装置を複
数個形成する場合には、素子間の電気的な相互作用を防
止するための素子分離用フィールド酸化膜２８が必要に
なり、これらの素子一式が、半導体シリコン基盤２１ま
たはウェル中に形成されている。尚、フィールド酸化膜
２８の下には反転防止用高濃度層２７が設けられている
。

【０００４】高集積化を図るため、シリコン基盤上のト
レンチ部に形成する縦型のＭＯＳ型半導体装置の提案が
なされている（文献　　Ａ　ＣＯＭＰＯＳＥＤ　ＴＲＥ
ＮＣＨ　ＴＲＡＮＳＩＳＴＯＲ　（ＣＴＴ）ＣＥＬＬ　
ＦＯＲ　１６／６４ＭＢ　ｄＲＡＭＳ，　ＶＬＳＩ　Ｓ
ｙｍｐｏ．　’８９，　ｐｐ．６５−６６）　。この型
の半導体装置も、半導体シリコン基盤内にソース電極と
ドレイン電極とが形成され、その上部のゲート電極によ
り動作するＭＯＳ型半導体装置としての基本構造は、図
８に示すものと同様である。このＭＯＳ型半導体装置を
複数個形成する場合もプレーナ型のものと同様に素子分
離のためのフィールド酸化膜構造が付随して必要になる
。

【０００５】

【発明が解決しようとする課題】従来は、ＭＯＳ型半導
体装置の電気的な特性を支配する実効チャネル長２６は
、ゲート電極の仕上り寸法で決定され、微細加工精度に
大きく影響されるという問題があった。

【０００６】また、プレーナ型のＭＯＳ型半導体装置で
は高集積化が困難で、それを解決するために提案された
トレンチ型のＭＯＳ型半導体装置ではゲート電極、ソー
ス電極それにドレイン電極が溝内壁で構成される複雑な
構造を取らざるを得なかった。また、これらの素子が複
数個存在する場合、素子間の電気的な相互作用を防止す
るためのフィールド酸化膜を付随して構成しなければな
らない。更に、同一の半導体シリコン基盤２１または同
一のウェル内に形成される複数個のＭＯＳトランジスタ
を有するＭＯＳ型半導体装置においては各ＭＯＳトラン
ジスタの基盤電位はすべて同一電位としなければならず
、各ＭＯＳトランジスタの基盤電位をそれぞれ独立に選
択することができず、電気的な特性制御性の自由度が少
ないという問題がある。

【０００７】本発明は、上述のような問題点を解決する
ためになされたもので、ＭＯＳエレメントを高密度に集
積することができるＭＯＳ型半導体装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＯＳ型半導体装置を第１の絶縁層と、
この第１の絶縁層の上に形成され、上記第１の絶縁層か
ら隔離した上面及びその上面と上記第１の絶縁層とをつ
なぐ側面を有する第１の導電層と、この第１の導電層の
上面、側面及び上記第１の絶縁層を覆ってなる第２の絶
縁層と、この第２の絶縁層を覆ってなり、上記第１の導
電層の上面に形成されており一方の導電型の不純物が含
有されている第１の部分、上記第１の導電層の側面に形
成され上記第１の部分に連なり上記第１の部分とは異な
る導電型の不純物が含有されている第２の部分、および
上記第２の絶縁層が上記第１の絶縁層を直接覆うところ
に形成され上記第２の部分に連なり上記第１の部分と同
型の不純物が含有されている第３の部分を有する半導体
層と、を備えて構成した。

【０００９】

【作用】本発明は、上記構成により、以下のように作用
する。本発明のＭＯＳ型半導体装置は、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を採用して
いるので、素子の分離を容易に行うことができる。すな
わち、最終的に形成される半導体層（ポリシリコン）を
従来の微細加工技術によりシリコン島に分離すればよく
、したがって従来例において素子分離のために必要であ
ったフィールド酸化膜形成時の熱処理が不要となる。こ
のため、フィールド酸化膜形成時のバーズビークによる
狭チャネルの問題は考慮する必要がない。また、本発明
のＭＯＳ型半導体装置は、各要素を基盤に対して垂直方
向に配設した垂直構造を採用しているので、高密度、高
集積化が可能である。加えて、第１ゲート電極の側面に位置する半導体層をＭ
ＯＳ型半導体装置のチャネルとして活用するので、実効
チャネル長は、第１ゲート電極膜厚で決定される。この
ため、従来のＭＯＳ型半導体装置の電気的な特性がゲー
ト電極の微細加工技術に支配されていたのに比べ、本発
明のＭＯＳ型半導体装置は、さらに高精度な特性制御が
可能となり、また特に各素子の平面方向寸法がサブミク
ロン級の微細なものには有効な構造である。

【００１０】また、前記基盤電極上に第２誘電体層を形
成し、この第２誘電体層上に第２ゲート電極を形成し、
その電位を制御することにより、基盤電極の電位を電界
効果的に制御することができる。

【００１１】

【実施例】以下に本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例であるＭＯＳ型電界効果
トランジスタの形成された半導体装置の概略断面図であ
る。図１に示すＭＯＳ型半導体装置の基盤構造は、半導
体シリコン基盤（半導体基盤）１上に絶縁膜（第１の絶
縁層）２が形成された構成である。この場合、絶縁膜２
としては半導体シリコン基盤１の熱酸化膜（ＳｉＯ２　
）または気相成長の酸化膜（ＳｉＯ２　）が適当であり
、その厚さは０．１μｍ〜数μｍ迄任意である。絶縁膜
２上に形成されるデバイスの配線容量を減らし、デバイ
スの高速化を図るのであれば絶縁膜２の厚さは厚ければ
厚いほど有利であり、また、材料の誘電率は低ければ低
いほど好ましい。ただし、その上に形成されるＭＯＳ型
半導体装置の各材料と熱的な特性が近い材料が好ましい
ので、シリコン酸化膜が最適である。

【００１２】絶縁膜２の上に素子を加工する上で絶縁膜
２の厚みを大きくして基盤１と同程度の強度にすれば半
導体シリコン基盤１は必要としない。また、絶縁膜２の
下に他の電気的な素子（例えば、半導体装置、抵抗、容
量）が存在する多層の素子構造を採ることも可能であり
、それらと上下接続してもよい。

【００１３】上記の絶縁膜２の上に図１に示すように第
１ゲート電極（第１の導電層）３を設け、第１ゲート電
極３を覆うように第１誘電体膜（第２の絶縁層）４、半
導体シリコン層（半導体層）５を形成している。

【００１４】第１ゲート電極３はＣｒ，Ｍｏ，Ｗ，Ｃｕ
，Ａｌ等の単層金属材料が最も好ましく、これらの金属
材料の混合物や高濃度Ｎ型ポリシリコンまたは高融点金
属ケイ化物でも可能である。異種金属の多層を用いた場
合には垂直方向で仕事関数が変わってしまうことに注意
しなければならない。第１ゲート電極３の加工線幅はサ
ブミクロンでも良く、加工のばらつきは本ＭＯＳ型半導
体装置の電気的な特性に影響しない。第１ゲート電極３
の膜厚が本ＭＯＳ型半導体装置の実効チャネル長６を決
定する支配要因となるが、この膜厚は０．５〜２μｍ程
度の厚さを選べばよい。あまり厚いとこの後の加工工程
で形成される層に段差の影響が出てしまい、逆に薄すぎ
ると本ＭＯＳ型半導体装置にショートチャネル効果の影
響が出てしまう。

【００１５】第１誘電体膜４は気相成長のシリコン窒化
膜やシリコン酸化膜等が適当で、膜厚は１０〜数１０ｎ
ｍを選ぶ。

【００１６】半導体シリコン層５には２０〜３００ｎｍ
の膜厚のポリシリコンまたはエピタキシャルシリコン薄
膜（レーザ再結晶またはラテラルエピ成長による）を用
いている。半導体シリコン層５において、第１ゲート電
極３の上面に位置する部分（第１の部分）８はソース（
またはドレイン）電極を構成し、第１ゲート電極３の側
面に位置する半導体シリコン層（第２の部分）７は、Ｐ
型（またはＮ型）の不純物が薄く（５×１０１５〜１×
１０１７ｃｍ−３）ドープされたもので、本ＭＯＳ型半
導体装置のチャネルを構成する。

【００１７】また、絶縁膜２上に第１誘電体膜４を介し
て積層された半導体シリコン層（第３の部分）９、すな
わち半導体シリコン層５において第１ゲート電極３に面
する部分以外に位置する部分はドレイン（またはソース
）電極を構成する。第１の部分８および第３の部分９は
どちらもＮ型（またはＰ型）の高濃度不純物層である。Ｎ型（またはＰ型）不純物層の形成には傾斜イオン注入
法により、半導体シリコン層５の外側の第１ゲート電極
側面部に側壁マスクを形成して打ち分ける技術を用いる
。

【００１８】以上の各電極の取り出しは図１には示して
いないが、従来の微細加工技術により容易にできる。ま
た、同一絶縁膜上に複数個のＭＯＳ型半導体装置を形成
するときのように各素子の分離が必要な場合は、分離帯
１０を設ける。これによって、図１には２つのＭＯＳ型
半導体領域３３，３５が形成される。

【００１９】図２は、図１に示すＭＯＳ型半導体装置の
平面図、図３、図４はその変型例である。図２乃至図４
において、図１と同一の構成要素には同一の番号を付し
ている。図２に示すように各半導体素子３３，３５は分
離帯１０によって分離され、あたかも絶縁膜２の海の上
に浮かぶ島のような構造になっている。図３、図４は図
２に示された各半導体素子３３，３５を電気的に接続す
るための一実施例である。図３は各半導体素子３３，３
５の第１ゲート電極３を導体３０によって電気的に接続
した例である。導体３０は第１ゲート電極３と同一成分
で構成され、同一工程において第１ゲート電極３と同時
に形成する。図４は両半導体素子３３，３５のドレイン
（又はソース）を構成する第３の部分９を互いに延長し
て接続領域９０を形成し電気的に接続した例を示してい
る。この接続領域９０はドレイン（又はソース）９と同
一成分で構成され、同一工程においてドレイン（又はソ
ース）９と同時に形成する。尚、各図において、半導体
素子３３の基盤電極７をＰ型（又はＮ型）に、ドレイン
（又はソース）電極８，９をＮ型（又はＰ型）に構成し
、半導体素子３５については逆の極性、すなわち基盤電
極７をＮ型（又はＰ型）に、ドレイン（又はソース）電
極８，９をＰ型（又はＮ型）に構成することによりコン
プリメンタルＭＯＳ型半導体装置を得ることができる。さらに、ドレイン（又はソース）電極９と絶縁膜２との
間には製造工程の関係から第１誘電体膜４が介在してい
るが、この第１誘電体膜４はドレイン（又はソース）電
極９と絶縁膜２との関係では必ずしも必要ではない。こ
こでは絶縁膜２に第１誘電体膜４が重なることにより、
絶縁層がより厚く形成されている。

【００２０】次に、本発明の第２の実施例を図５を参照
して説明する。図５は本発明の第２の実施例であるＭＯ
Ｓ型半導体装置の概略断面図である。その基本構造は図
１に示すＭＯＳ型半導体装置と同一である。第２の実施
例では、図５に示すように更に第２誘電体膜（第３の絶
縁層）１１と第２ゲート電極（第２の導電層）１２とが
チャネル７の外側に形成された構造になっている。第２
誘電体膜１１と第２ゲート電極１２の材料、膜厚は第１
の実施例の第１誘電体膜４、第１ゲート電極３と同様と
考えてよい。本実施例は、第２ゲート電極１２を設けた
ことにより、その第２ゲート電極１２の電位によってチ
ャネル７の電位を電界効果的に制御する働きを持つ。

【００２１】次に図１に示す半導体装置の製造方法を図
６及び図７を参照して説明する。まず、図６（Ａ）に示
すように、Ｓｉ基盤１の上にＳｉＯ２　の絶縁膜２を熱
処理、またはｃｈｅｍｉｃａｌ　　ｖａｐｏｒ　　ｄｅ
ｐｏｓｉｔｉｏｎ（ＣＶＤ）により厚み０．１数μｍに
形成する。次に絶縁膜２の上にＬＰＣＶＤ（ｌｏｗ　　
ｐｒｅｓｓｕｒｅ　　ｃｈｅｍｉｃａｌ　　ｖａｐｏｒ
　　ｄｅｐｏｓｉｔｉｏｎ）法により厚み０．５〜２μ
ｍのポリシリコン膜を形成し、燐Ｐを熱拡散してＮ型の
ポリシリコン層とする。このポリシリコン層ホトリソエ
ッチングにより所定のパターンに形成して図６（Ｂ）に
示すような第１ゲート電極３を形成する。

【００２２】次に図６（Ｃ）に示すように、前記第１ゲ
ート電極３、および絶縁膜２の露出した部分を覆うよう
に、窒化シリコン（Ｓｉ３　Ｎ４　）の層（第１誘電体
膜４）をＬＰＣＶＤ法により厚み１０〜数１０ｎｍに形
成する。

【００２３】次に図６（Ｄ）に示すように、前記第１誘
電体膜４の上にポリシリコンまたはエピタキシャルシリ
コン薄膜５を厚み２０〜３００ｎｍに成長させ、Ｐ型ま
たはＮ型の不純物を５×１０１５〜１×１０１７ｃｍ−
３の濃度にドープ（イオン注入）して半導体シリコン層
５を形成する。この場合、前記第１ゲート電極３の側面
部に位置する半導体シリコン層５に注入される様、傾斜
注入法を用いる。

【００２４】次に図７（Ａ）に示すように、半導体シリ
コン層５の上にＣＶＤ法によりＳｉＯ２　またはＳｉ３
　Ｎ４　膜１２を厚み２００〜５００ｎｍに形成し、膜
１２をＲＩＥ（ｒｅａｃｔｉｖｅ　　ｉｏｎ　　ｅｔｃ
ｈｉｎｇ）法により方向性エッチングして図７（Ｂ）に
示すように、電極３の側面に対応する部分１２ｄのみを
残して、他の部分１２ａ，１２ｂ，１２ｃを取り除く。

【００２５】前記膜部分１２ｄをマスクとして半導体シ
リコン層５に前記傾斜イオン注入の不純物と異なる型（
極性）の不純物を傾斜イオン注入法により高濃度に注入
して、図７（Ｃ）に示すようにゲート電極３の上面に位
置する部分にソース（またはドレイン）電極８、ゲート
電極３に隣接する絶縁膜２の上部に位置する部分にドレ
イン（またはソース）電極９を形成する。半導体シリコ
ン層５のゲート電極３の側面に対応する部分は、不純物
の高濃度注入は受けずチャネル７として用いられる。

【００２６】尚、上記工程を以下の方法で実行すること
により、コンプリメンタルＭＯＳ型半導体装置を製造す
ることが可能である。すなわち、半導体シリコン層５の
形成からソース、ドレイン電極の形成に到る図６（Ｄ）
から図７（Ｃ）までの工程において、まず、半導体素子
３５の位置をマスクし、半導体素子３３について図６（
Ｄ）乃至図７（Ｃ）の工程を実行してＰ型（又はＮ型）
のドレイン（又はソース）電極８，９及びＮ型（又はＰ
型）の基盤電極７を形成する。そして、次に半導体素子
３３側をマスクし、半導体素子３５について、図６（Ｄ
）乃至図７（Ｃ）の工程を実行してＮ型（又はＰ型）の
ドレイン（又はソース）電極８，９及びＰ型（又はＮ型
）の基盤電極７を形成する。

【００２７】

【発明の効果】以上説明したように本発明によれば、簡
単な構造で電気的な特性制御性にすぐれたＭＯＳ型半導
体装置を実現することができる。また、高密度、高集積
化も可能でかつ素子間の分離も簡易にできる構造である
ので、将来の２５６メガビツトＤＲＡＭレベルの技術と
しても期待できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体装置の構造を示
す断面図である。

【図２】図１に示す半導体装置の平面図である。

【図３】図２の変型例である。

【図４】図２の変型例である。

【図５】本発明の第２の実施例を示す半導体装置の構造
を示す断面図である。

【図６】図１に示す半導体装置の製造方法の工程を示す
説明図である。

【図７】図１に示す半導体装置の製造方法の工程を示す
説明図である。

【図８】従来の半導体装置の構造の一例を示す断面図で
ある。

【符号の説明】

１　　　　半導体基盤２　　　　絶縁膜（第１の絶縁層）３　　　　第１ゲート電極（第１の導電層）４　　　　
第１誘電体膜（第２の絶縁層）５　　　　半導体シリコ
ン層（半導体層）７　　　　チャネル（第２の部分）８　　　　ソース（またはドレイン）電極（第１の部分
）９　　　　ドレイン（またはソース）電極（第３の部
分）１１　　　　第２誘電体膜（第３の絶縁層）１２　
　　　第２ゲート電極（第２の導電層）３０　　　　導
体（接続手段）３３，３５　　半導体素子９０　　　　接続領域（接続手段）

Claims

【特許請求の範囲】

【請求項１】　　第１の絶縁層と、この第１の絶縁層の
上に形成され、上記第１の絶縁層から隔離した上面及び
その上面と上記第１の絶縁層とをつなぐ側面を有する第
１の導電層と、この第１の導電層の上面、側面及び上記
第１の絶縁層を覆ってなる第２の絶縁層と、この第２の
絶縁層を覆ってなり、上記第１の導電層の上面に形成さ
れており一方の導電型の不純物が含有されている第１の
部分、上記第１の導電層の側面に形成され上記第１の部
分に連なり上記第１の部分とは異なる導電型の不純物が
含有されている第２の部分、および上記第２の絶縁層が
上記第１の絶縁層を直接覆うところに形成され上記第２
の部分に連なり上記第１の部分と同型の不純物が含有さ
れている第３の部分を有する半導体層と、を備えたＭＯ
Ｓ型半導体装置。
【請求項２】　　上記第１の絶縁層をその上層に形成す
るための半導体基盤をさらに備えていることを特徴とす
る請求項１記載のＭＯＳ型半導体装置。
【請求項３】　　上記第１の導電層は高濃度の不純物を
含有した半導体材料を含むことを特徴とする請求項１記
載のＭＯＳ型半導体装置。
【請求項４】　　上記第１の導電層はモリブデン，タン
グステン，クロム，銅またはタングステンの中から選択
された１もしくは２以上の金属を含むことを特徴とする
請求項１記載のＭＯＳ型半導体装置。
【請求項５】　　上記第１の導電層は金属シリサイドを
含むことを特徴とする請求項１記載のＭＯＳ型半導体装
置。
【請求項６】　　上記第２の絶縁層はシリコン窒化膜ま
たはシリコン酸化膜またはその複合膜を含むことを特徴
とする請求項１記載のＭＯＳ型半導体装置。
【請求項７】　　上記半導体層は第１の部分はＰ層、第
２の部分はＮ層、第３の部分はＰ層を有することを特徴
とする請求項１記載のＭＯＳ型半導体装置。
【請求項８】　　上記半導体層は第１の部分はＮ層、第
２の部分はＰ層、第３の部分はＮ層を有することを特徴
とする請求項１記載のＭＯＳ型半導体装置。
【請求項９】　　上記半導体層の上記第１の部分、第２
の部分、第３の部分をそれぞれ覆ってなる第３の絶縁層
と、この第３の絶縁層上の上記半導体層の第２の部分を
覆う部分に主として形成されてなる第２の導電層とをさ
らに備えていることを特徴とする請求項１記載のＭＯＳ
型半導体装置。
【請求項１０】　　第１の絶縁層と、この第１の絶縁層
の上に選択的に複数個形成され、それぞれ上記第１の絶
縁層から隔離した上面及びその上面と上記第１の絶縁層
とをつなぐ側面を有する第１の導電層と、この第１の導
電層それぞれの上面、側面、及びその側面に連なる上記
第１の絶縁層の周囲を覆ってなる第２の絶縁層と、この
第２の絶縁層を覆ってなり、上記第１の絶縁層上に上記
第１の導電層毎に分離して形成されており一方の導電型
の不純物が含有されている第１の部分、上記第１の導電
層の側面に形成され上記第１の部分に連なり上記第１の
部分とは異なる導電型の不純物が含有されている第２の
部分、および上記第２の絶縁層が上記第１の絶縁層を直
接覆うところに形成され上記第２の部分に連なり上記第
１の部分と同型の不純物が含有されている第３の部分を
有する半導体層と、を備えたＭＯＳ型半導体装置。
【請求項１１】　　上記第１の絶縁層をその上層に形成
するための半導体基盤をさらに備えていることを特徴と
する請求項１０記載のＭＯＳ型半導体装置。
【請求項１２】　　上記第１の導電層は高濃度の不純物
を含有した半導体材料を含むことを特徴とする請求項１
０記載のＭＯＳ型半導体装置。
【請求項１３】　　上記第１の導電層はモリブデン，タ
ングステン，クロム，銅またはアルミニウムの中から選
択された１もしくは２以上の金属を含むことを特徴とす
る請求項１０記載のＭＯＳ型半導体装置。
【請求項１４】　　上記第１の導電層は金属シリサイド
を含むことを特徴とする請求項１０記載のＭＯＳ型半導
体装置。
【請求項１５】　　上記第２の絶縁層はシリコン窒化膜
またはシリコン酸化膜またはその複合膜を含むことを特
徴とする請求項１０記載のＭＯＳ型半導体装置。
【請求項１６】　　上記半導体層は第１の部分はＰ層、
第２の部分はＮ層、第３の部分はＰ層を有することを特
徴とする請求項１０記載のＭＯＳ型半導体装置。
【請求項１７】　　上記半導体層は第１の部分はＮ層、
第２の部分はＰ層、第３の部分はＮ層を有することを特
徴とする請求項１０記載のＭＯＳ型半導体装置。
【請求項１８】　　上記半導体層の上記第１の部分、第
２の部分、第３の部分をそれぞれ覆ってなる第３の絶縁
層と、この第３の絶縁層上の上記半導体層の第２の部分
を覆う部分に主として形成されてなる第２の導電層とを
さらに備えていることを特徴とする請求項１０記載のＭ
ＯＳ型半導体装置。
【請求項１９】　　上記半導体層は上記第１の部分がＮ
型、第２の部分がＰ型、第３の部分がＮ型の導電性を示
す第１の半導体領域と、上記第１の部分がＰ型、第２の
部分がＮ型、第３の部分がＰ型の導電性をを示す第２の
半導体領域とを備えていることを特徴とする請求項１０
記載のＭＯＳ型半導体装置。
【請求項２０】　　上記第１の導電層のうちの選択され
た任意の導電層を電気的に接続するための接続手段をさ
らに備えていることを特徴とする請求項１０記載のＭＯ
Ｓ型半導体装置。
【請求項２１】　　第１の絶縁層と、この第１の絶縁層
の上に形成され、上記第１の絶縁層から隔離した上面及
びその上面と上記第１の絶縁層とをつなぐ側面を有する
導電層と、この導電層の上面、側面及び上記第１の絶縁
層を覆ってなる第２の絶縁層と、この第２の絶縁層を覆
ってなり、上記導電層の上面に形成され一方の導電型の
不純物が含有されている第１の部分、上記導電層の側面
に形成され上記第１の部分に連なり上記第１の部分とは
異なる導電型の不純物が含有されている第２の部分、お
よび上記第１の絶縁層によってまたは上記第１の絶縁層
と上記第２の絶縁層との重なりによって形成されている
絶縁層の上であって上記導電層を覆っていないところに
形成され上記第２の部分に連なり上記第１の部分と同型
の不純物が含有されている第３の部分と、を備えたＭＯ
Ｓ型半導体装置。
【請求項２２】　　第１の絶縁層と、この第１の絶縁層
の上に形成され、上記第１の絶縁層から隔離した上面及
びその上面と上記第１の絶縁層とをつなぐ側面を有する
導電層と、この導電層の上面、側面及び上記第１の絶縁
層を覆ってなる第２の絶縁層と、この第２の絶縁層を覆
ってなり、上記導電層の上面に形成され一方の導電型の
不純物が高濃度に含有されている第１の部分、上記導電
層の側面に形成され上記第１の部分に連なり上記第１の
部分に含有されている不純物と異なる導電型の不純物が
上記第１の部分よりも低濃度に含有されている第２の部
分、上記第２の絶縁層が上記第１の絶縁層を直接覆うと
ころに形成され上記第２の部分に連なり上記第１の部分
に含有されている不純物と同じ導電型の不純物が上記第
２の部分よりも高濃度に含有されている第３の部分を有
する半導体装置と、を備えたＭＯＳ型半導体装置。
【請求項２３】　　上記第１の絶縁層をその上層に形成
するための半導体基盤をさらに備えていることを特徴と
する請求項２２記載のＭＯＳ型半導体装置。
【請求項２４】　　上記導電層は高濃度の不純物を含有
した半導体材料を含むことを特徴とする請求項２２記載
のＭＯＳ型半導体装置。
【請求項２５】　　上記第２の絶縁層はシリコン窒化膜
またはシリコン酸化膜を含むことを特徴とする請求項２
２記載のＭＯＳ型半導体装置。
【請求項２６】　　上記半導体層の第１の部分と第２の
部分とはＰ型特性を持つことを特徴とする請求項２２記
載のＭＯＳ型半導体装置。
【請求項２７】　　上記半導体層の第１の部分と第２の
部分とはＮ型特性を持つことを特徴とする請求項２２記
載のＭＯＳ型半導体装置。