JPH058587B2 - - Google Patents
Info
- Publication number
- JPH058587B2 JPH058587B2 JP58150971A JP15097183A JPH058587B2 JP H058587 B2 JPH058587 B2 JP H058587B2 JP 58150971 A JP58150971 A JP 58150971A JP 15097183 A JP15097183 A JP 15097183A JP H058587 B2 JPH058587 B2 JP H058587B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- trench
- film
- metal film
- impurity layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0273—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming final gates or dummy gates after forming source and drain electrodes, e.g. contact first technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特にソース、ドレイン領域の形状を改良したMIS
型半導体装置及びその製造方法に係る。
特にソース、ドレイン領域の形状を改良したMIS
型半導体装置及びその製造方法に係る。
近年、半導体装置（特にMOSLSI）において
は高集積化に伴なうソース、ドレイン領域を含む
不純物拡散配線の低抵抗化が重要な技術となつて
いる。これは、微細化に伴なつて不純物拡散配線
の接合深さ（xj）が浅くなると共に、該拡散配線
の巾も小さくなり、抵抗が増加するからである。
このようなことから、従来よりゲート電極及びソ
ース、ドレイン領域を形成した後、高融点金属シ
リサイドをゲート電極表面、及びソース、ドレイ
ン領域の表面に被着して低抵抗を図ることが行な
われている。
は高集積化に伴なうソース、ドレイン領域を含む
不純物拡散配線の低抵抗化が重要な技術となつて
いる。これは、微細化に伴なつて不純物拡散配線
の接合深さ（xj）が浅くなると共に、該拡散配線
の巾も小さくなり、抵抗が増加するからである。
このようなことから、従来よりゲート電極及びソ
ース、ドレイン領域を形成した後、高融点金属シ
リサイドをゲート電極表面、及びソース、ドレイ
ン領域の表面に被着して低抵抗を図ることが行な
われている。
しかしながら、高融点金属シリサイドはAlな
どの金属に比べてかならずしも抵抗が十分に低く
なく、MOSLSIのより一層の高速動作を行なう
には限界があつた。また、ゲート電極等を形成し
た後に高融点金属シリサイドを被着する方法では
素子分離領域、ゲート電極、及びソース、ドレイ
ン領域を互いにセルフアラインで形成することが
困難であり、MOSLSIの高集積化の妨げとなつ
ていた。
どの金属に比べてかならずしも抵抗が十分に低く
なく、MOSLSIのより一層の高速動作を行なう
には限界があつた。また、ゲート電極等を形成し
た後に高融点金属シリサイドを被着する方法では
素子分離領域、ゲート電極、及びソース、ドレイ
ン領域を互いにセルフアラインで形成することが
困難であり、MOSLSIの高集積化の妨げとなつ
ていた。
本発明は高速動作が可能で高集積化の
MOSLSI等の半導体装置及びかかる半導体装置
を簡単に製造し得る方法を提供できるものであ
る。
MOSLSI等の半導体装置及びかかる半導体装置
を簡単に製造し得る方法を提供できるものであ
る。
本願第１の発明は第１導電型の半導体基板と、
この基板表面に形成された第２導電型の不純物層
及び該不純物層上に設けられ複数の溝部により分
離された金属パターンからなるソース、ドレイン
領域と、前記溝部のうちの少なくとも１つ以上の
溝部内にゲート絶縁膜を介して埋め込まれたゲー
ト電極とを具備したことを特徴とするものであ
る。こうした本願第１の発明によればソース、ド
レイン領域の一構成材として金属（Al等）が用
いられているため、高速動作が可能なMOSLSI
等の半導体装置を得ることができる。
この基板表面に形成された第２導電型の不純物層
及び該不純物層上に設けられ複数の溝部により分
離された金属パターンからなるソース、ドレイン
領域と、前記溝部のうちの少なくとも１つ以上の
溝部内にゲート絶縁膜を介して埋め込まれたゲー
ト電極とを具備したことを特徴とするものであ
る。こうした本願第１の発明によればソース、ド
レイン領域の一構成材として金属（Al等）が用
いられているため、高速動作が可能なMOSLSI
等の半導体装置を得ることができる。
また、本願第２の発明は表面に第２導電型の不
純物層を有する第１導電型の半導体基板上に金属
膜を堆積する工程と、少なくとも前記金属膜の膜
厚方向に貫通するように選択的にエツチング除去
して複数の溝部を形成すると共に、該溝部で分離
された金属パターンを形成する工程と、前記溝部
のうちの少なくとも１つ以上の底面に露出した半
導体基板表面及び同溝部の側面に絶縁膜を形成す
る工程と、導電膜を堆積した後、該導電膜を選択
的に除去した溝部に導電膜を残存させる工程とを
具備し、上記工程により溝部内に残存させた導電
膜をゲート電極、該溝部に形成した絶縁膜をゲー
ト絶縁膜、前記金属パターン及びその下の第２導
電型の不純物層をソース領域又はドレイン領域と
することを特徴とするものである。こうした本願
第２の発明によれば既述の如くソース、ドレイン
領域の抵抗を著しく下げることができると共に、
ソース、ドレイン領域及びゲート電極を互いにセ
ルフアラインで形成でき、高集積化のMOSLSI
等の半導体装置を簡単に製造できる。
純物層を有する第１導電型の半導体基板上に金属
膜を堆積する工程と、少なくとも前記金属膜の膜
厚方向に貫通するように選択的にエツチング除去
して複数の溝部を形成すると共に、該溝部で分離
された金属パターンを形成する工程と、前記溝部
のうちの少なくとも１つ以上の底面に露出した半
導体基板表面及び同溝部の側面に絶縁膜を形成す
る工程と、導電膜を堆積した後、該導電膜を選択
的に除去した溝部に導電膜を残存させる工程とを
具備し、上記工程により溝部内に残存させた導電
膜をゲート電極、該溝部に形成した絶縁膜をゲー
ト絶縁膜、前記金属パターン及びその下の第２導
電型の不純物層をソース領域又はドレイン領域と
することを特徴とするものである。こうした本願
第２の発明によれば既述の如くソース、ドレイン
領域の抵抗を著しく下げることができると共に、
ソース、ドレイン領域及びゲート電極を互いにセ
ルフアラインで形成でき、高集積化のMOSLSI
等の半導体装置を簡単に製造できる。
〔発明の実施例〕
次に、本発明の実施例を図面を参照して詳細に
説明する。
説明する。
実施例 １
(i) まず（100）面ｐ型シリコン基板１の全面に
ｎ型不純物、例えば砒素をイオン注入して不純
物濃度１×1018／cm2のｎ層２を形成した（第１
図ａ図示）。なお、イオン注入の後に砒素を活
性化するために、例えば900℃の窒素又は酸素
雰囲気中でアニールを行なつてもよい。この
際、酸素雰囲気中で活性化を行なつた場合、シ
リコン基板の表面に酸化膜が成長して砒素のア
ウトデイフユージヨンを避けることができる
が、活性化の直後に酸化膜を除去することが必
要となる。また、ｎ層２の形成はイオン注入法
によるものに限らず、通常の拡散法によつて形
成してもよいし、ｎ型不純物を含ませながらシ
リコンなどをシリコン基板上にエピタキシヤル
成長させてｎ層２を形成してもよい。更に、ｎ
型不純物は砒素に限らず、シリコンなどを用い
てもよい。
ｎ型不純物、例えば砒素をイオン注入して不純
物濃度１×1018／cm2のｎ層２を形成した（第１
図ａ図示）。なお、イオン注入の後に砒素を活
性化するために、例えば900℃の窒素又は酸素
雰囲気中でアニールを行なつてもよい。この
際、酸素雰囲気中で活性化を行なつた場合、シ
リコン基板の表面に酸化膜が成長して砒素のア
ウトデイフユージヨンを避けることができる
が、活性化の直後に酸化膜を除去することが必
要となる。また、ｎ層２の形成はイオン注入法
によるものに限らず、通常の拡散法によつて形
成してもよいし、ｎ型不純物を含ませながらシ
リコンなどをシリコン基板上にエピタキシヤル
成長させてｎ層２を形成してもよい。更に、ｎ
型不純物は砒素に限らず、シリコンなどを用い
てもよい。
(ii) 次いで、シリコン基板１のｎ層２上で例えば
蒸着法により厚さ8000ÅのAl膜３を堆積した
後、CVD法によりAl膜３上に例えば厚さ3000
ÅのAl2O3膜４を堆積した（第１図ｂ図示）。
なお、金属膜はAl膜に代つてAu又はMo、Ｗ、
Ta、Tiなどの高融点金属膜を用いてもよく、
かつその堆積手段は蒸着法の代りにスパツタ
法、CVD法を用いてもよい。また、絶縁膜は
Al2O3膜に代つてSiO2膜、Si3N4膜を用いても
よく、その堆積手段としてスパツタ法等を採用
してもよい。但し、上記の如く金属膜として
Al膜を用いた場合、陽極酸化を施してその上
に絶縁膜としてのAl2O3膜を形成してもよい。
蒸着法により厚さ8000ÅのAl膜３を堆積した
後、CVD法によりAl膜３上に例えば厚さ3000
ÅのAl2O3膜４を堆積した（第１図ｂ図示）。
なお、金属膜はAl膜に代つてAu又はMo、Ｗ、
Ta、Tiなどの高融点金属膜を用いてもよく、
かつその堆積手段は蒸着法の代りにスパツタ
法、CVD法を用いてもよい。また、絶縁膜は
Al2O3膜に代つてSiO2膜、Si3N4膜を用いても
よく、その堆積手段としてスパツタ法等を採用
してもよい。但し、上記の如く金属膜として
Al膜を用いた場合、陽極酸化を施してその上
に絶縁膜としてのAl2O3膜を形成してもよい。
(iii) 次いで、写真蝕刻法により形成されたレジス
トパターン（図示せず）をマスクとした素子分
離領域予定部分をリアクテイブイオンエツチン
グ（RIE）によりAl2O3膜４、Al膜３、ｎ層
２、基板１表面の順に選択的に除去して溝部５
……を形成した。つづいて、レジストパターン
を除去し、Al2O3膜４等をマスクとしてｐ型不
純物、例えばボロンをイオン注入法、拡散法な
どにより溝部５……底部に露出した基板１にド
ーピングしてフイールド反転防止用のp+型領
域６……を形成した（第１図ｃ図示）。
トパターン（図示せず）をマスクとした素子分
離領域予定部分をリアクテイブイオンエツチン
グ（RIE）によりAl2O3膜４、Al膜３、ｎ層
２、基板１表面の順に選択的に除去して溝部５
……を形成した。つづいて、レジストパターン
を除去し、Al2O3膜４等をマスクとしてｐ型不
純物、例えばボロンをイオン注入法、拡散法な
どにより溝部５……底部に露出した基板１にド
ーピングしてフイールド反転防止用のp+型領
域６……を形成した（第１図ｃ図示）。
(iii) 次いで、全面に例えばCVD法により厚さ
1.2μmのSiO2膜７を堆積して溝部５……内を充
分に埋め込んだ後、全面に例えば厚さ1μmのポ
リイミド樹脂膜８を被覆し、150〜300℃の比較
的低温で熱処理して樹脂膜８を溶融し、表面を
平坦化した（第１図ｄ図示）。なお、金属膜と
してMo、Ｗなどの高融点金属を用いた場合
は、Al膜と異なり高温熱処理が可能なため、
SiO2膜に高濃度の燐硅化ガラス膜（PSG膜）
を堆積し、高温熱処理を施してPSG膜を溶融
してその表面を平坦化してもよい。つづいてポ
リイミド樹脂膜８からSiO2膜７をAl2O3膜４表
面が露出するまでエツチングして溝部５……内
にSiO2７′……を残存させ溝部５……及びSiO2
７′……からなる素子分離領域（フイールド領
域）９……を形成した（第１図ｅ図示）。
1.2μmのSiO2膜７を堆積して溝部５……内を充
分に埋め込んだ後、全面に例えば厚さ1μmのポ
リイミド樹脂膜８を被覆し、150〜300℃の比較
的低温で熱処理して樹脂膜８を溶融し、表面を
平坦化した（第１図ｄ図示）。なお、金属膜と
してMo、Ｗなどの高融点金属を用いた場合
は、Al膜と異なり高温熱処理が可能なため、
SiO2膜に高濃度の燐硅化ガラス膜（PSG膜）
を堆積し、高温熱処理を施してPSG膜を溶融
してその表面を平坦化してもよい。つづいてポ
リイミド樹脂膜８からSiO2膜７をAl2O3膜４表
面が露出するまでエツチングして溝部５……内
にSiO2７′……を残存させ溝部５……及びSiO2
７′……からなる素子分離領域（フイールド領
域）９……を形成した（第１図ｅ図示）。
(iv) 次いで、写真蝕刻法により形成されたレジス
トパターン（図示せず）をマスクとしてゲート
電極予定部分をRIEによりAl2O3膜４、Al膜
３、ｎ層２、基板１表面付近まで選択的に除去
して溝部１０1，１０2を形成した。これにより
フイールド領域９……と溝部１０1，１０1によ
り分離されたソース領域、ドレイン領域或いは
ソースとドレインを兼ねるｎ領域２1〜２5が形
成され、かつAl膜も同様に分離されてAlパタ
ーン３1〜３5が形成される。つづいて、レジス
トパターンを除去した後、陽極酸化を施して溝
部１０1，１０2の底部付近に露出する基板１及
びｎ領域２2，２3，２4表面に酸化膜１１，１
１及び同溝部１０1，１０2の内側壁に露出する
Alパターン３2，３3，３4の表面にAl2O3膜１
２，１２を形成した（第１図ｆ図示）。なお、
陽極酸化の代りにプラズマ酸化或いは熱酸化を
施してもよい。また、溝部１０1，１０2内を
CVD法、スパツタ法などによりSiO2、Si3N4、
Al2O3の薄膜を形成してもよい。更に、酸化膜
１１1，１１2、Al2O3膜１２1，１２2の形成前
後に溝部１０1，１０2底面の基板１１にｐ型不
純物或いはｎ型不純物をイオン注入してしきい
値の制御を行なつてもよい。
トパターン（図示せず）をマスクとしてゲート
電極予定部分をRIEによりAl2O3膜４、Al膜
３、ｎ層２、基板１表面付近まで選択的に除去
して溝部１０1，１０2を形成した。これにより
フイールド領域９……と溝部１０1，１０1によ
り分離されたソース領域、ドレイン領域或いは
ソースとドレインを兼ねるｎ領域２1〜２5が形
成され、かつAl膜も同様に分離されてAlパタ
ーン３1〜３5が形成される。つづいて、レジス
トパターンを除去した後、陽極酸化を施して溝
部１０1，１０2の底部付近に露出する基板１及
びｎ領域２2，２3，２4表面に酸化膜１１，１
１及び同溝部１０1，１０2の内側壁に露出する
Alパターン３2，３3，３4の表面にAl2O3膜１
２，１２を形成した（第１図ｆ図示）。なお、
陽極酸化の代りにプラズマ酸化或いは熱酸化を
施してもよい。また、溝部１０1，１０2内を
CVD法、スパツタ法などによりSiO2、Si3N4、
Al2O3の薄膜を形成してもよい。更に、酸化膜
１１1，１１2、Al2O3膜１２1，１２2の形成前
後に溝部１０1，１０2底面の基板１１にｐ型不
純物或いはｎ型不純物をイオン注入してしきい
値の制御を行なつてもよい。
(v) 次いで、全面に減圧CVD法又はプラズマ
CVD法により溝部１０，１０の巾の1/2以上の
厚さのゲート電極材料膜、例えば多結晶シリコ
ン膜１３を堆積して溝部１０1，１０2内の多結
晶シリコンで充分に埋め込んだ（第１図ｇ図
示）。例えば、溝部１０1，１０2の巾が1μmの
場合は、5000Å以上（6000Å）の厚さの多結晶
シリコン膜１３を堆積した。つづいて、多結晶
シリコン膜１３を全面エツチングして溝部１０
１，１０2にその開口部より下になるように多結
晶シリコンを残存させ、ゲート電極１４1，１
４2を溝部１０1，１０2内に形成した（第１図
ｈ図示）。なお、多結晶シリコンを溝部内に残
存させる手段は前述のフイールド領域形成工程
でのSiO2の溝部への埋め込みと同様な他の方
法を採用してもよい。また、ゲート電極材料は
多結晶シリコンに限らず、MoSi2などの金属シ
リコン、或いはAl、Mo、Ｗなどの金属を用い
てもよい。
CVD法により溝部１０，１０の巾の1/2以上の
厚さのゲート電極材料膜、例えば多結晶シリコ
ン膜１３を堆積して溝部１０1，１０2内の多結
晶シリコンで充分に埋め込んだ（第１図ｇ図
示）。例えば、溝部１０1，１０2の巾が1μmの
場合は、5000Å以上（6000Å）の厚さの多結晶
シリコン膜１３を堆積した。つづいて、多結晶
シリコン膜１３を全面エツチングして溝部１０
１，１０2にその開口部より下になるように多結
晶シリコンを残存させ、ゲート電極１４1，１
４2を溝部１０1，１０2内に形成した（第１図
ｈ図示）。なお、多結晶シリコンを溝部内に残
存させる手段は前述のフイールド領域形成工程
でのSiO2の溝部への埋め込みと同様な他の方
法を採用してもよい。また、ゲート電極材料は
多結晶シリコンに限らず、MoSi2などの金属シ
リコン、或いはAl、Mo、Ｗなどの金属を用い
てもよい。
(vi) 次いで、CVD法等により全面にSi3N4膜１５
を堆積し、更にレジスト膜１６を被覆した後、
レジスト膜１６を溶融して表面を平坦化させた
（第１図ｉ図示）。なお、金属膜としてAl膜の
代りにMo、Ｗなどの高融点金属膜を用いた場
合はレジスト膜の代りにPSG膜等を使用して
もよい。つづいて、レジスト膜１６、Si3N4膜
１５をAl2O3膜４表面が露出するまでエツチン
グして溝部１０1，１０2内のゲート電極１４1，
１４1上にSi3N4１７1，１７2を残存させた（第
１図ｊ図示）。
を堆積し、更にレジスト膜１６を被覆した後、
レジスト膜１６を溶融して表面を平坦化させた
（第１図ｉ図示）。なお、金属膜としてAl膜の
代りにMo、Ｗなどの高融点金属膜を用いた場
合はレジスト膜の代りにPSG膜等を使用して
もよい。つづいて、レジスト膜１６、Si3N4膜
１５をAl2O3膜４表面が露出するまでエツチン
グして溝部１０1，１０2内のゲート電極１４1，
１４1上にSi3N4１７1，１７2を残存させた（第
１図ｊ図示）。
(vii) 次いで、写真蝕刻法によりSi3N4１７2に対応
する箇所が開口されたレジストパターン１８を
形成し、該レジストパターン１８をマスクとし
てSi3N4１７2を選択的に除去してゲート電極１
４2上にコンタクトホール１９をセルフアライ
ンで形成した（第１図ｋ図示）。この場合、レ
ジストパターン１８の開口部にはSi3N4１７2の
他Al2O3膜４も露出しているが、それらのエツ
チングの選択性を利用することによりSi3N4１
７2のみをエツチング除去できる。つづいて、
レジストパターン１８を除去し、再度写真蝕刻
法によりレジストパターン２０を形成した後、
該レジストパターンをマスクとしてAl2O3膜４
等を選択的にエツチング除去してソース、ドレ
インとなるAlパターン３1，３2，３5上の一部
又は全部にコンタクトホール２１1〜２１3を形
成した（第１図ｌ図示）。この場合、コンタク
トホール２１1，２１2はフイールド領域９の
SiO2７′に対してセルフアラインで形成され
る。なお、第１図ｋ，ｌに示すコンタクトホー
ルを１回のPEPプロセスで形成してもよい。
ひきつづき、全面にAl膜を蒸着し、パターニ
ングしてコンタクトホール２１1，２１2を介し
てAlパターン３1，３2の両方に接続したAl配
線２２1及びコンタクトホール１９，２１3を介
してゲート電極１４2、Alパターン３5の両方に
接続したAl配線２２2を形成してMOSLSIを製
造した（第１図ｍ図示）。
する箇所が開口されたレジストパターン１８を
形成し、該レジストパターン１８をマスクとし
てSi3N4１７2を選択的に除去してゲート電極１
４2上にコンタクトホール１９をセルフアライ
ンで形成した（第１図ｋ図示）。この場合、レ
ジストパターン１８の開口部にはSi3N4１７2の
他Al2O3膜４も露出しているが、それらのエツ
チングの選択性を利用することによりSi3N4１
７2のみをエツチング除去できる。つづいて、
レジストパターン１８を除去し、再度写真蝕刻
法によりレジストパターン２０を形成した後、
該レジストパターンをマスクとしてAl2O3膜４
等を選択的にエツチング除去してソース、ドレ
インとなるAlパターン３1，３2，３5上の一部
又は全部にコンタクトホール２１1〜２１3を形
成した（第１図ｌ図示）。この場合、コンタク
トホール２１1，２１2はフイールド領域９の
SiO2７′に対してセルフアラインで形成され
る。なお、第１図ｋ，ｌに示すコンタクトホー
ルを１回のPEPプロセスで形成してもよい。
ひきつづき、全面にAl膜を蒸着し、パターニ
ングしてコンタクトホール２１1，２１2を介し
てAlパターン３1，３2の両方に接続したAl配
線２２1及びコンタクトホール１９，２１3を介
してゲート電極１４2、Alパターン３5の両方に
接続したAl配線２２2を形成してMOSLSIを製
造した（第１図ｍ図示）。
本発明のMOSLSIは第１図ｍに示す如くフイ
ールド領域９で分離されたｐ型シリコン基板１と
該基板１表面に設けられ溝部１０1，１０2で分離
されたｎ領域２2〜２4及びｎ層２2〜B4上に位置
するAlパターン３2〜３4からなるソース、ドレイ
ン領域と、該溝部１０1，１０2内に夫々酸化膜１
１1，１１2（ゲート絶縁膜）及びAl2O3膜１２1，
１２2を介して埋め込まれた多結晶シリコンから
なるゲート電極１４1，１４2とより構成される
MOSトランジスタを備えた構造になつている。
しかして、本発明によれば次のような効果を奏す
る。
ールド領域９で分離されたｐ型シリコン基板１と
該基板１表面に設けられ溝部１０1，１０2で分離
されたｎ領域２2〜２4及びｎ層２2〜B4上に位置
するAlパターン３2〜３4からなるソース、ドレイ
ン領域と、該溝部１０1，１０2内に夫々酸化膜１
１1，１１2（ゲート絶縁膜）及びAl2O3膜１２1，
１２2を介して埋め込まれた多結晶シリコンから
なるゲート電極１４1，１４2とより構成される
MOSトランジスタを備えた構造になつている。
しかして、本発明によれば次のような効果を奏す
る。
ソース、ドレイン領域はｎ領域２1〜２5及び
その上に配置されたAlパターン３1〜３5からな
るので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作が可能となると
共に、ソース、ドレイン領域の面積を小さくで
き、LSIの高集積化が可能となる。
その上に配置されたAlパターン３1〜３5からな
るので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作が可能となると
共に、ソース、ドレイン領域の面積を小さくで
き、LSIの高集積化が可能となる。
ソース、ドレイン領域の抵抗はAlパターン
３1〜３5で決まるため、ｎ領域２1〜２5の濃度
を下げることができる。その結果、ソース、ド
レイン領域のジヤンクシヨンブレイクダウン電
圧の向上やゲート電極近傍でのホツトエレクト
ロン発生抑制等の効果を達成できる。
３1〜３5で決まるため、ｎ領域２1〜２5の濃度
を下げることができる。その結果、ソース、ド
レイン領域のジヤンクシヨンブレイクダウン電
圧の向上やゲート電極近傍でのホツトエレクト
ロン発生抑制等の効果を達成できる。
Al配線２２1，２２2の下はほとんど平坦とな
るため、Al配線の微細やAl配線の段切れ防止
を図ることができる。
るため、Al配線の微細やAl配線の段切れ防止
を図ることができる。
また、本発明方法によれば次のような効果を奏
する。
する。
(イ) ソース、ドレイン領域となるAlパターン３1
〜３5をゲート電極１４1，１４2及びフイール
ド領域９とをセルフアラインで形成できるた
め、集積度をより一層向上できる。
〜３5をゲート電極１４1，１４2及びフイール
ド領域９とをセルフアラインで形成できるた
め、集積度をより一層向上できる。
(ロ) ソース、ドレイン領域となるｎ層２は始めの
工程で形成され、シリコン基板１上にはゲート
電極やフイールド領域などの構造物がないた
め、該ｎ層２の形成するための熱処理工程時に
おいて構造物と基板との熱膨張率の差による基
板への歪等を回避でき、電気特性の優れたLSI
を製造できる。
工程で形成され、シリコン基板１上にはゲート
電極やフイールド領域などの構造物がないた
め、該ｎ層２の形成するための熱処理工程時に
おいて構造物と基板との熱膨張率の差による基
板への歪等を回避でき、電気特性の優れたLSI
を製造できる。
(ハ) 一般にソース、ドレインの拡散層をイオン注
入法で形成する場合、不純物イオンの活性化や
pnジヤンクシヨンの特性を良好するための高
温アニールを必要とする。本発明ではこの工程
の後にAl膜や蒸着やゲート電極の形成を行な
うため、金属膜やゲート電極として高融点金属
以外の金属も使用できるという利点を有する。
入法で形成する場合、不純物イオンの活性化や
pnジヤンクシヨンの特性を良好するための高
温アニールを必要とする。本発明ではこの工程
の後にAl膜や蒸着やゲート電極の形成を行な
うため、金属膜やゲート電極として高融点金属
以外の金属も使用できるという利点を有する。
(ニ) ゲート電極形成後に高温熱処理工程を使用し
ないため、ソース、ドレイン領域のｎ領域２1
〜２5の端部がゲート側へ延びることなく、微
細なMOSトランジスタの形成が可能となる。
ないため、ソース、ドレイン領域のｎ領域２1
〜２5の端部がゲート側へ延びることなく、微
細なMOSトランジスタの形成が可能となる。
なお、上記実施例１ではｎ層２の形成を金属膜
（Al膜等）の堆積前に基板表面に形成したが、こ
れに限定されない。例えば第２図に示す如くAl
膜３の蒸着後、砒素等をAl膜３を通してｐ型シ
リコン基板１にイオン注入してｎ層２を形成して
もよい。更に、第３図に示す如く、イオン注入に
よりゲート電極が作られる溝部１０付近の基板１
表面に１×1016／cm2／１×1018／cm2の低濃度のn-
層２３をその周囲の基板１表面にｎ層２を形成し
てもよい。この時、n-層２３、ｎ層２上にはAl
パターン３2，３3が被覆されているため、濃度を
低くしても問題とならない。このような構成にす
ればゲート電極１４近傍のドレイン側のn-層２
３の濃度が低いためホツトエレクトロンの発生を
抑制できる。
（Al膜等）の堆積前に基板表面に形成したが、こ
れに限定されない。例えば第２図に示す如くAl
膜３の蒸着後、砒素等をAl膜３を通してｐ型シ
リコン基板１にイオン注入してｎ層２を形成して
もよい。更に、第３図に示す如く、イオン注入に
よりゲート電極が作られる溝部１０付近の基板１
表面に１×1016／cm2／１×1018／cm2の低濃度のn-
層２３をその周囲の基板１表面にｎ層２を形成し
てもよい。この時、n-層２３、ｎ層２上にはAl
パターン３2，３3が被覆されているため、濃度を
低くしても問題とならない。このような構成にす
ればゲート電極１４近傍のドレイン側のn-層２
３の濃度が低いためホツトエレクトロンの発生を
抑制できる。
上記実施例１では溝部をｎ層を突き抜けて形成
したが、これに限定されない。例えば第４図に示
す如く溝部１０がｎ層２の途中で止まるようにし
たり、第５図に示す如くｎ層２表面上で止まるよ
うに形成してもよい。但し、このような方法で形
成されたMOSトランジスタはいずれもデイプレ
シヨンタイプ（ノーマリーオン）となる。
したが、これに限定されない。例えば第４図に示
す如く溝部１０がｎ層２の途中で止まるようにし
たり、第５図に示す如くｎ層２表面上で止まるよ
うに形成してもよい。但し、このような方法で形
成されたMOSトランジスタはいずれもデイプレ
シヨンタイプ（ノーマリーオン）となる。
上記実施例ではゲート電極の形成をレジスト膜
と多結晶シリコン膜のエツチバツクにより溝部内
にその開口より下に位置するように多結晶シリコ
ンを残存させることにより形成したが、これに限
定されない。例えば第６図に示す如くレジストパ
ターン２４をマスクとして多結晶シリコン膜をエ
ツチングして溝部１０1においてはAl2O3膜４上
に延出するゲート電極１４1を、溝部１０2におい
てはAl2O3膜表面と同レベルとなるように埋め込
んだゲート電極１４2を形成してもよい。また、
第７図に示す如く、溝部１０1においてのゲート
電極１４1をAl2O3膜４表面から突出させた場合
は、この後で堆積するSi3N4膜１５を実施例１の
ように選択的に除去せず、そのまま被覆した状態
にしてもよい。
と多結晶シリコン膜のエツチバツクにより溝部内
にその開口より下に位置するように多結晶シリコ
ンを残存させることにより形成したが、これに限
定されない。例えば第６図に示す如くレジストパ
ターン２４をマスクとして多結晶シリコン膜をエ
ツチングして溝部１０1においてはAl2O3膜４上
に延出するゲート電極１４1を、溝部１０2におい
てはAl2O3膜表面と同レベルとなるように埋め込
んだゲート電極１４2を形成してもよい。また、
第７図に示す如く、溝部１０1においてのゲート
電極１４1をAl2O3膜４表面から突出させた場合
は、この後で堆積するSi3N4膜１５を実施例１の
ように選択的に除去せず、そのまま被覆した状態
にしてもよい。
上記実施例１ではフイールド領域を溝部とこの
溝部に埋め込んだSiO2とにより形成したが、こ
れに限定されない。例えば第８図に示す如く素子
分離領域予定部分とゲート電極予定部の基板１、
ｎ層２、Al膜及びAl2O3膜の同一工程でエツチン
グ除去して溝部５……，１０1，１０2を形成した
後、陽極酸化によりそれら溝部５……，１０1，
１０2に酸化膜１１，１１1，１１2，Al2O3膜１
２，１２1，１２2を形成し、更に溝部５……，１
０1，１０2に夫々多結晶シリコンからなるゲート
電極１４，１４，１４1，１４2を形成し、ひきつ
づき、ゲート電極１４上及び１４1上にSi3N4１
７，１７，１７1を残存させ、Al配線２２1を形成
してMOSLSIを製造してもよい。このような構
成によれば溝部５……のゲート電極１４に０又は
負の電圧を印加することによつて、該ゲート電極
１４を有するトランジスタは常にオフとなり、素
子分離領域の機能をはたす。
溝部に埋め込んだSiO2とにより形成したが、こ
れに限定されない。例えば第８図に示す如く素子
分離領域予定部分とゲート電極予定部の基板１、
ｎ層２、Al膜及びAl2O3膜の同一工程でエツチン
グ除去して溝部５……，１０1，１０2を形成した
後、陽極酸化によりそれら溝部５……，１０1，
１０2に酸化膜１１，１１1，１１2，Al2O3膜１
２，１２1，１２2を形成し、更に溝部５……，１
０1，１０2に夫々多結晶シリコンからなるゲート
電極１４，１４，１４1，１４2を形成し、ひきつ
づき、ゲート電極１４上及び１４1上にSi3N4１
７，１７，１７1を残存させ、Al配線２２1を形成
してMOSLSIを製造してもよい。このような構
成によれば溝部５……のゲート電極１４に０又は
負の電圧を印加することによつて、該ゲート電極
１４を有するトランジスタは常にオフとなり、素
子分離領域の機能をはたす。
実施例 ２
(i) まず、実施例１の第１図ｅの工程の後にゲー
ト領域となる部分のAl2O3膜４、Al膜３をRIE
により選択的にエツチング除去して溝部１０を
形成した後、全面に例えば厚さ2000ÅのSiO2
膜２５を低圧CVD法により堆積した。この時、
溝部１０内側壁にも充分にSiO2膜２５がつく
ようにした（第９図ａ図示）。
ト領域となる部分のAl2O3膜４、Al膜３をRIE
により選択的にエツチング除去して溝部１０を
形成した後、全面に例えば厚さ2000ÅのSiO2
膜２５を低圧CVD法により堆積した。この時、
溝部１０内側壁にも充分にSiO2膜２５がつく
ようにした（第９図ａ図示）。
(ii) 次いで、SiO2膜２５をRIEなどの異方性エツ
チングにより除去して溝部１０内側壁にSiO2
壁２６を残存させた（第９図ｂ図示）。つづい
て、熱酸化処理を施して溝部１０底面のｎ層２
上に酸化膜１１を形成した（第９図ｃ図示）。
チングにより除去して溝部１０内側壁にSiO2
壁２６を残存させた（第９図ｂ図示）。つづい
て、熱酸化処理を施して溝部１０底面のｎ層２
上に酸化膜１１を形成した（第９図ｃ図示）。
(iii) 次いで、実施例１と同様な方法により溝部１
０内に多結晶シリコンからなるゲート電極１４
を埋め込んだ（第９図ｄ図示）。
０内に多結晶シリコンからなるゲート電極１４
を埋め込んだ（第９図ｄ図示）。
しかして、本実施例２によればゲート電極１４
とAlパターン３2，３3との間（溝部１０側壁の箇
所）の絶縁膜をSiO2壁２６の形成により厚くで
きるため、ゲート電極１４とAlパターン３2，３3
間のキヤパシタを小さくできる。但し、このよう
にして形成されたMOSトランジスタはデイプレ
ツシヨンタイプとなる。
とAlパターン３2，３3との間（溝部１０側壁の箇
所）の絶縁膜をSiO2壁２６の形成により厚くで
きるため、ゲート電極１４とAlパターン３2，３3
間のキヤパシタを小さくできる。但し、このよう
にして形成されたMOSトランジスタはデイプレ
ツシヨンタイプとなる。
実施例 ３
まず、実施例２の第９図ｂの工程の後、Al2O3
膜４及びSiO2壁２６をマスクとしてｎ層２及び
基板１表面をエツチングして溝部２７を形成した
（第１０図ａ図示）。つづいて、熱酸化処理して該
溝部２７内面に酸化膜１１を形成した後、多結晶
シリコンからなるゲート電極１４を溝部１０，２
７内に埋め込んだ（１０図ｂ図示）。
膜４及びSiO2壁２６をマスクとしてｎ層２及び
基板１表面をエツチングして溝部２７を形成した
（第１０図ａ図示）。つづいて、熱酸化処理して該
溝部２７内面に酸化膜１１を形成した後、多結晶
シリコンからなるゲート電極１４を溝部１０，２
７内に埋め込んだ（１０図ｂ図示）。
しかして、本実施例３によればエンハンスメン
トタイプで実施例２と同様ゲート電極１４とAl
パターン３2，３3間のキヤパシタを小さくした
MOSトランジスタを有するLSIを得ることがで
きる。
トタイプで実施例２と同様ゲート電極１４とAl
パターン３2，３3間のキヤパシタを小さくした
MOSトランジスタを有するLSIを得ることがで
きる。
なお、上記各実施例ではMOSトランジスタを
有するLSIについて説明したが、第１１図に示す
如く溝部１０をAl膜３、ｎ層２、基板１表面に
達するように形成し、溝部１０側壁にSiO2壁２
６を形成した後、溝部１０内にゲート電極１４を
直接埋め込むことにより、シヨツトキーバリア型
トランジスタ、或いはMESFETを作製してもよ
い。また、第１２図に示す如く、溝部１０をAl
膜３に形成し、溝部１０側壁にSiO2壁２６を形
成した後、溝部１０内にゲート電極１４を直接埋
め込むことによりジヤンクシヨンFETを作製し
てもよい。
有するLSIについて説明したが、第１１図に示す
如く溝部１０をAl膜３、ｎ層２、基板１表面に
達するように形成し、溝部１０側壁にSiO2壁２
６を形成した後、溝部１０内にゲート電極１４を
直接埋め込むことにより、シヨツトキーバリア型
トランジスタ、或いはMESFETを作製してもよ
い。また、第１２図に示す如く、溝部１０をAl
膜３に形成し、溝部１０側壁にSiO2壁２６を形
成した後、溝部１０内にゲート電極１４を直接埋
め込むことによりジヤンクシヨンFETを作製し
てもよい。
以上詳述した如く、本発明によれば高速動作が
可能で高集積度のMOSLSI等の半導体装置、並
びにかかる半導体装置を簡単に製造し得る方法を
提供できる。
可能で高集積度のMOSLSI等の半導体装置、並
びにかかる半導体装置を簡単に製造し得る方法を
提供できる。
第１図ａ〜ｍは本発明の実施例１における
MOSLSIの製造工程を示す断面図、第２図〜第
８図は夫々実施例１の変形例を示す断面図、第９
図ａ〜ｄは本発明の実施例２におけるMOSLSI
の製造途中の工程を示す断面図、第１０図ａ，ｂ
は本発明の実施例３におけるMOSLSIの製造途
中の工程を示す断面図、第１１図及び第１２図は
本発明の他の実施例を示す断面図である。 １……ｐ型シリコン基板、２……ｎ層、２1〜
２5……ｎ領域、３……Al膜、３1〜３5……Alパ
ターン、４……Al2O3膜、５，１０，１０1，１
０2，２７……溝部、９……フイールド領域、１
１，１１1，１１2……酸化膜、１２，１２1，１
２2……Al2O3膜、１４，１４1，１４2……ゲート
電極、２１1，２２2……Al配線、２６……SiO2
壁。
MOSLSIの製造工程を示す断面図、第２図〜第
８図は夫々実施例１の変形例を示す断面図、第９
図ａ〜ｄは本発明の実施例２におけるMOSLSI
の製造途中の工程を示す断面図、第１０図ａ，ｂ
は本発明の実施例３におけるMOSLSIの製造途
中の工程を示す断面図、第１１図及び第１２図は
本発明の他の実施例を示す断面図である。 １……ｐ型シリコン基板、２……ｎ層、２1〜
２5……ｎ領域、３……Al膜、３1〜３5……Alパ
ターン、４……Al2O3膜、５，１０，１０1，１
０2，２７……溝部、９……フイールド領域、１
１，１１1，１１2……酸化膜、１２，１２1，１
２2……Al2O3膜、１４，１４1，１４2……ゲート
電極、２１1，２２2……Al配線、２６……SiO2
壁。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、前記半導体基板
表面に形成された第２導電型の不純物層と、前記
不純物層上に形成された導電性を与える不純物を
含まない金属膜と、前記金属膜表面から少なくと
も前記基板と前記不純物層の界面に亘つて設けら
れ、前記金属膜と前記不純物層を島状に分離する
ための第１の溝部と、前記溝部内に埋ま込まれた
絶縁材と、前記第１の溝部で分離された前記金属
膜部分にその表面から少なくとも前記金属膜と前
記不純物層の界面に亘つて設けられた第２の溝部
と、前記第２の溝部の内面に形成されたゲート絶
縁膜と、前記第２の溝部内に前記ゲート絶縁膜を
介して埋め込まれたゲート電極とを具備し、 素子分離領域は、前記第１の溝部および前記溝
部に埋め込まれた前記絶縁材により構成され、 ソース、ドレイン領域は、前記第１の溝部によ
り分離された前記不純物層と前記第１、第２の溝
部で分離された前記金属膜のパターンとにより構
成されることを特徴とする半導体装置。 ２ 前記第２の溝部は、その底部が少なくとも前
記半導体基板と前記不純物層の界面まで達し、前
記第２の溝部により前記不純物層が分離されてい
ることを特徴とする特許請求の範囲第１項記載の
半導体装置。 ３ 前記第２の溝部内面に形成された前記ゲート
絶縁膜は、前記金属膜のパターン側の側壁部分が
前記半導体基板側の底面部分より厚いことを特徴
とする特許請求の範囲第１項記載の半導体装置。 ４ 表面に第２導電型の不純物層を有する第１導
電型の半導体基板上に金属膜を堆積する工程と、 少なくとも前記金属膜から前記不純物層に亘つ
て選択的にエツチング除去して前記金属膜および
前記不純物層を島状に分離するため第１の溝部を
形成する工程と、 前記溝部内を含む全面に絶縁膜を堆積した後、
前記溝部内の絶縁膜を除く前記絶縁膜を除去する
ことにより前記溝部内に絶縁材を埋め込む工程
と、 前記第１の溝部で分離された少なくとも前記金
属膜をさらに選択的にエツチング除去して第２の
溝部を形成すると共に前記第１、第２の溝部で分
離された金属膜のパターンを形成する工程と、 前記第２の溝部の内面にゲート絶縁膜を形成す
る工程と、 前記第２の溝部内に前記ゲート絶縁膜を介して
ゲート電極を埋め込む工程とを具備し、 前記第１の溝部および前記絶縁材により素子分
離領域を形成し、前記第１の溝部により分離され
た前記不純物層と前記第１、第２の溝部で分離さ
れた前記金属膜のパターンとによりソース、ドレ
イン領域を形成することを特徴とする半導体装置
の製造方法。 ５ 前記第１の溝部を形成した後、前記金属膜を
実質的なマスクとして前記第１の溝部の底部に露
出した前記半導体基板に前記基板と同導電型の不
純物をイオン注入して反転防止層を形成すること
を特徴とする特許請求の範囲第４項記載の半導体
装置の製造方法。 ６ 前記第２の溝部の形成工程を、前記第１の溝
部で分離された前記金属膜から前記不純物層に亘
つて選択的にエツチング除去することにより行う
ことを特徴とする特許請求の範囲第４項記載の半
導体装置の製造方法。 ７ 前記第２の溝部を形成した後、前記金属膜お
よび前記絶縁材を実質的なマスクとして前記第２
の溝部の底部に露出した前記半導体基板に前記基
板と同導電型の不純物をイオン注入して形成され
たMISトランジスタのしきい値電圧を制御するこ
とを特徴とする特許請求の範囲第６項記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
| US06/906,692 US4737831A (en) | 1983-08-19 | 1986-09-11 | Semiconductor device with self-aligned gate structure and manufacturing process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042866A JPS6042866A (ja) | 1985-03-07 |
| JPH058587B2 true JPH058587B2 (ja) | 1993-02-02 |
Family
ID=15508438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150971A Granted JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4737831A (ja) |
| JP (1) | JPS6042866A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324536A (en) * | 1986-04-28 | 1994-06-28 | Canon Kabushiki Kaisha | Method of forming a multilayered structure |
| US4885617A (en) * | 1986-11-18 | 1989-12-05 | Siemens Aktiengesellschaft | Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
| US4960727A (en) * | 1987-11-17 | 1990-10-02 | Motorola, Inc. | Method for forming a dielectric filled trench |
| JPH07120705B2 (ja) * | 1987-11-17 | 1995-12-20 | 三菱電機株式会社 | 素子間分離領域を有する半導体装置の製造方法 |
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH0244753A (ja) * | 1988-08-05 | 1990-02-14 | Toshiba Corp | 半導体装置の製造方法 |
| US5106780A (en) * | 1988-08-05 | 1992-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| US5040034A (en) * | 1989-01-18 | 1991-08-13 | Nissan Motor Co., Ltd. | Semiconductor device |
| JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
| US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
| EP0686307A1 (en) * | 1993-12-17 | 1995-12-13 | National Semiconductor Corporation | Refractory metal contact for a power device |
| WO1999043029A1 (de) * | 1998-02-20 | 1999-08-26 | Infineon Technologies Ag | Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung |
| JP3189817B2 (ja) | 1998-12-18 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US7854966B2 (en) | 2006-02-06 | 2010-12-21 | Hamilton Sundstrand Corporation | Coating process for fatigue critical components |
| EP3186829A4 (en) * | 2014-08-29 | 2018-06-06 | Intel Corporation | Technique for filling high aspect ratio, narrow structures with multiple metal layers and associated configurations |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| US4108686A (en) * | 1977-07-22 | 1978-08-22 | Rca Corp. | Method of making an insulated gate field effect transistor by implanted double counterdoping |
| JPS5483778A (en) * | 1977-12-16 | 1979-07-04 | Nec Corp | Mos semiconductor device and its manufacture |
| US4206005A (en) * | 1978-11-27 | 1980-06-03 | Xerox Corporation | Method of making split gate LSI VMOSFET |
| US4462040A (en) * | 1979-05-07 | 1984-07-24 | International Business Machines Corporation | Single electrode U-MOSFET random access memory |
| JPS56146281A (en) * | 1980-04-16 | 1981-11-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
| US4513303A (en) * | 1980-07-08 | 1985-04-23 | International Business Machines Corporation | Self-aligned metal field effect transistor integrated circuit |
| US4324038A (en) * | 1980-11-24 | 1982-04-13 | Bell Telephone Laboratories, Incorporated | Method of fabricating MOS field effect transistors |
| JPS5861645A (ja) * | 1981-10-09 | 1983-04-12 | Nec Corp | マスタ−スライス集積回路装置 |
-
1983
- 1983-08-19 JP JP58150971A patent/JPS6042866A/ja active Granted
-
1986
- 1986-09-11 US US06/906,692 patent/US4737831A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4737831A (en) | 1988-04-12 |
| JPS6042866A (ja) | 1985-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US4419813A (en) | Method for fabricating semiconductor device | |
| JPH0479133B2 (ja) | ||
| JPH058587B2 (ja) | ||
| JPH0355984B2 (ja) | ||
| US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
| JPH0586673B2 (ja) | ||
| JPH06342802A (ja) | 高性能半導体装置及びその製造方法 | |
| JP2997377B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07153952A (ja) | 半導体装置及びその製造方法 | |
| JPS6362108B2 (ja) | ||
| JPH04225568A (ja) | 半導体装置のコンタクト構造及びその製造方法 | |
| JPH10335660A (ja) | 半導体装置およびその製造方法 | |
| JPH0340514B2 (ja) | ||
| JPS60241261A (ja) | 半導体装置およびその製造方法 | |
| JPS6119111B2 (ja) | ||
| JP3070392B2 (ja) | 半導体装置 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPH0684939A (ja) | Ｍｉｓ電界効果半導体装置の製造方法 | |
| JPH07273183A (ja) | 半導体装置とその製造方法 | |
| JPS63314870A (ja) | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 | |
| JP3479393B2 (ja) | 半導体装置の製造方法 | |
| JPH0338742B2 (ja) | ||
| JPH04209540A (ja) | バイポーラトランジスタ | |
| JPS6115372A (ja) | 半導体装置およびその製造方法 |