JPH04348672A - ホワイトクリップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラー画像信号処理回
路の一つであるホワイトクリップ回路にかかり、特に、
ビデオカメラにおけるディジタル信号処理に好適なホワ
イトクリップ回路に関する。

【０００２】

【従来の技術】ビデオカメラでは、予測しなかった明る
い部分が被写体にあると、その部分の画像信号が所定の
最大値を越えることになり、以後の信号処理過程で信号
歪が生じやすくなる。そこで、信号の最大値を制限する
ために、ホワイトクリップ回路が用いられる。

【０００３】図２（Ａ）には、アナログによるホワイト
クリップ回路の従来例が示されている。同図において、
入力端子ＴＡに入力されたクリップ対象の信号は、抵抗
５０を介して出力される。このとき、入力信号電圧が、
ダイオード５２の順方向電圧ＶＤ，電源５４の基準電圧
ＶＲの加算値ＶＲ＋ＶＤより高くなると、ダイオード５
２が導通してクリップが行われることになる。他方、入
力信号電圧が加算値ＶＲ＋ＶＤより低いときは、入力信
号がそのまま出力端子ＴＢに出力される。同図（Ｂ）に
は、以上のようなクリップ処理の信号波形が示されてお
り、同図に破線で示す入力信号が同図に実線で示すよう
にクリップされる。

【０００４】同図（Ｃ）には、ディジタルによるホワイ
トクリップ回路の従来例が示されている。同図において
、入力端子ＴＡに入力された信号は、端子ＴＣに入力さ
れた基準電圧とともに、マグニチュードコンパレータ６
４に供給され、ここで両者の大きさが比較される。

【０００５】その結果、信号の方が基準電圧よりも大き
いときは、論理値の「１」がマグニチュードコンパレー
タ６４から出力される。このため、ＡＮＤゲート６６か
らは入力信号がそのまま出力されることになり、ＡＮＤ
ゲート６８ではインバータ７０の作用によって入力信号
が阻止されることになる。

【０００６】逆に、信号の方が基準電圧よりも小さいと
きは、論理値の「０」がマグニチュードコンパレータ６
４から出力される。このため、ＡＮＤゲート６６では入
力信号が阻止され、ＡＮＤゲート６８ではインバータ７
０の作用によって入力信号がそのまま出力されることに
なる。

【０００７】以上の動作により、入力端子ＴＡの入力信
号が端子ＴＣの基準電圧以上となったときはクリップが
行われることとなり、クリップ後の信号がＯＲゲート７
２から出力端子ＴＢに出力される。

【０００８】

【発明が解決しようとする課題】しかしながら、以上の
ような従来技術では、次のような不都合がある。 （１）図２（Ａ）のアナログホワイトクリップ回路では
、ダイオード５２の順方向電圧ＶＤや電源５４の基準電
位ＶＲが温度により変動してしまい、結果的に安定した
良好なクリップ処理を行うことができない。 （２）また、同図（Ｃ）のディジタルホワイトクリップ
回路では、コンパレータを用いるために回路規模が大き
くなってしまうという不都合がある。

【０００９】（３）更に、ディジタル的に信号処理が行
われる場合には、信号の加算時にホワイトクリップの処
理を行う必要が生ずることがある。たとえば、入力信号
が４ビットであるとすると、加算結果が５ビットになる
ことがある。この場合には、５ビットの信号を４ビット
にクリップする必要が生ずる。

【００１０】本発明は、この点に着目したもので、信号
加算を行った場合のクリップ処理を、小規模の回路構成
で温度変動の影響を受けることなく安定して良好に行う
ことができるホワイトクリップ回路を提供することを、
その目的とする。

【００１１】

【課題を解決するための手段】本発明は、ｎビット信号
を加算した加算信号に対してクリップ処理を行うホワイ
トクリップ回路において、前記ｎビット信号をその値を
変更することなくＭＳＢ側にｎ＋１ビットに拡張する拡
張手段と、拡張後のｎ＋１ビットの信号を加算する加算
手段と、これによる加算信号のＭＳＢを除く下位ｎビッ
トをそのＭＳＢの値に応じてゲート処理するゲート手段
とを備えたことを特徴とする。

【００１２】

【作用】本発明によれば、入力信号は、ｎビットからｎ
＋１ビットに拡張された後に加算される。加算信号はｎ
＋１ビットとなるが、そのうちのＭＳＢを除く下位ｎビ
ットに対してゲート処理が行われる。このゲート処理で
は加算信号のＭＳＢが参照され、加算信号がｎビットで
表現されうるときは下位ｎビットがそのまま出力される
。しかし、加算信号がｎビットで表現されえないときは
加算信号の出力は停止され、ｎビット信号の最大値が代
わりに出力される。

【００１３】

【実施例】以下、本発明によるホワイトクリップ回路の
一実施例について、添付図面を参照しながら説明する。 なお、以下の説明では、処理対象となる信号が４ビット
で表現されているものとする。

【００１４】図１には、本実施例の構成が示されている
。同図において、５ビット加算器１０には、２つの５ビ
ットの入力部１２，１４、及び５ビットの出力部１６が
各々設けられている。入力部１２のＭＳＢには拡張部１
８が接続されており、他は入力端子Ｔ１１〜Ｔ１４に各
々接続されている。入力部１４のＭＳＢには拡張部２０
が設けられており、他は入力端子Ｔ２１〜Ｔ２４に各々
接続されている。

【００１５】また、５ビット加算器１０の出力部１６の
ＭＳＢは、ＯＲゲート２２，２４，２６，２８の一方の
入力側に共通して接続されており、他はＯＲゲート２２
，２４，２６，２８の他方の入力側に各々接続されてい
る。ＯＲゲート２２，２４，２６，２８の出力側は、出
力端子Ｔ３１〜Ｔ３４に各々接続されている。以上の各
部のうち、拡張部１８，２０は、入力端子Ｔ１１〜Ｔ１
４，Ｔ２１〜Ｔ２４に各々入力される４ビットの信号を
５ビットに拡張するためのもので、本実施例では論理値
の「０」が出力されるようになっている。

【００１６】次に、以上のような実施例の動作について
説明する。入力端子Ｔ１１〜Ｔ１４，Ｔ２１〜Ｔ２４に
は、各々加算される４ビットの信号が前段の回路から入
力される。また、拡張部１８，２０からは、各々論理値
の「０」が入力信号のＭＳＢとして５ビット加算器１０
に供給される。たとえば、入力端子Ｔ１１〜Ｔ１４の入
力信号「１０１１」」は、「０１１０１」として５ビッ
ト加算器１０に入力されることになる。入力端子Ｔ２１
〜Ｔ２４の入力信号についても同様である。

【００１７】５ビット加算器１０では、これらの入力信
号の加算が行われる。入力信号は、いずれもＭＳＢが「
０」であるため、加算結果は５ビットとなる。この加算
信号において、ＭＳＢの値が「０」の場合には、ＯＲゲ
ート２２，２４，２６，２８から加算信号の下位４ビッ
トの信号がそのまま出力されることになる。他方、加算
信号のＭＳＢの値が「１」の場合は、加算信号の下位４
ビットの信号の如何にかかわらず、ＯＲゲート２２，２
４，２６，２８から「１」が各々出力されることになる
。これによって、入力された２つの４ビット信号の加算
信号が所定のクリップ処理を受けて出力端子Ｔ３１〜Ｔ
３４から出力されることになる。

【００１８】たとえば、入力信号が「００１０」，「０
００１」であるとする。これらは、拡張部１８，２０に
よって５ビットに拡張され、「０００１０」，「０００
０１」が各々５ビット加算器１０に入力されることにな
る。加算結果は、「０００１１」となる。この加算信号
のＭＳＢは「０」である。このため、ＯＲゲート２２，
２４，２６，２８からは、加算信号の下位４ビット「０
０１１」がそのまま出力されることになる。

【００１９】次に、入力信号が「１１００」，「１０１
０」であるとする。これらは、同様にして５ビットに拡
張され、「０１１００」，「０１０１０」が各々加算さ
れる。加算結果は、「１１１１０」となり、４ビット信
号における最大値「１１１１」より大きい値となる。こ
の加算信号のＭＳＢは「１」である。このため、ＯＲゲ
ート２２，２４，２６，２８からは、加算信号の下位４
ビット「１１１０」ではなく、「１１１１」が出力され
ることになる。

【００２０】以上のように、本実施例によれば、入力信
号をＭＳＢ側に拡張し、拡張後の信号について加算が行
われる。そして、加算信号のＭＳＢが「０」のときは入
力信号をそのまま出力し、「１」のときは４ビット信号
の最大値が出力されてクリップ処理が行われる。このた
め、基準電位やダイオードによる温度変動が生ずること
なく、良好に安定したクリップ処理を行うことができる
。また、コンパレータを用いないので回路規模も小さく
できる。

【００２１】＜他の実施例＞なお、本発明は、何ら上記
実施例に限定されるものではなく、たとえば次のような
ものも含まれる。 （１）入力信号が２の補数で表示されているときは、各
信号のＭＳＢをそのまま用いて拡張を行えばよい。 （２）上記実施例では、入力信号が４ビットの場合であ
るが、それ以外のビット数であっても同様に適用可能で
ある。 （３）また、回路構成も、同様の作用を奏するように種
々設計変更可能であり、これらのものも本発明に含まれ
る。

【００２２】

【発明の効果】以上説明したように、本発明によるホワ
イトクリップ回路によれば、入力信号を、その値を変更
しないようにＭＳＢ側でビット数を拡張して加算し、加
算信号のＭＳＢの値に基づいてそのＭＳＢを除く下位ビ
ットのゲート処理を行うこととしたので、小規模の回路
構成で温度変動の影響を受けることなく安定して良好に
クリップ処理を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明によるホワイトクリップ回路の一実施例
を示す構成図である。

【図２】従来技術を示す説明図である。

【符号の説明】

１０…５ビット加算器（加算手段）、１２，１４…入力
部、１６…出力部、１８，２０…拡張部（拡張手段）、
２２，２４，２６，２８…ＯＲゲート（ゲート手段）、
ＬＳＢ…最下位ビット、ＭＳＢ…最上位ビット、Ｔ１１
〜Ｔ１４，Ｔ２１〜Ｔ２４…入力端子、Ｔ３１〜Ｔ３４
…出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ｎビット信号を加算した加算信号に対
   してクリップ処理を行うホワイトクリップ回路において
   、前記ｎビット信号をその値を変更することなくＭＳＢ
   側にｎ＋１ビットに拡張する拡張手段と、拡張後のｎ＋
   １ビットの信号を加算する加算手段と、これによる加算
   信号のＭＳＢを除く下位ｎビットをそのＭＳＢの値に応
   じてゲート処理するゲート手段とを備えたことを特徴と
   するホワイトクリップ回路。