JPH02152326A - 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に冗長２進Ｄ／Ａ変換器およびそれを
用いた冗長２進信号処理装置に関し、特に、冗長２進表
現により表わされたディジタル入力信号をアナログ信号
に変換する冗長２進Ｄ／Ａ変換器およびそれを用いた冗
長２進信号処理装置に関する。

［従来の技術］ 第８図は、従来の信号処理装置の一例として、ディジタ
ルフィルタの概略の構成を示すブロック図である。第８
図を参照して、このディジタルフィルタは、入力された
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器
２１と、ディジタルフィルタとしての演算処理を行なう
演算部２５と、演算処理が行なわれたディジタル信号を
アナログ信号に変換するＤ／Ａ変換器２６とを含む。演
算部２５は、クロック発生器７１と、クロック発生器７
１により発生されるクロック信号に応答して動作する、
係数メモリ７２、乗算器７３、および遅延素子７４とを
含む。

第８図に示されたディジタルフィルタの演算部２５では
、２の補数表現により表わされたデータによる演算処理
が行なわれる。したがって、Ａ／Ｄ変換器２１は、アナ
ログ信号を２の補数表現により表わされたディジタルデ
ータに変換し、それを演算部２５に与える。演算部２５
から出力される出力データも２の補数表現により表わさ
れている。したがって、Ｄ／Ａ変換器２６は、演算部２
５から出力された２の補数表現により表わされたデータ
をアナログ信号に変換する。

一般に、電子計算機における数値は、２の補数表現によ
り表わされる。成る数Ｘを２の補数表現、すなわち、Ｘ
ｎ、Ｘ　（ｎ−１）、＝−、Ｘｉによりここで、Ｘｉは
１または０のいずれかである。したがって、成る数Ｘの
とり得る範囲は次式のようになる。

２”’＋１　≦Ｘ≦２”−１−（２） これに対し、データ信号を冗長２進表現により表わす方
法が従来から知られている。すなわち、成る数Ｙを、冗
長２進表現、Ｙ　ｎ　、Ｙ　（ｎ　　１　）　ｒ・・・
、Ｙｌにより表わす場合以下のようになる。

Ｙ−Σ　Ｙｉ・２１−１　　　　　　　　　　・・・（
３）ここで、Ｙｉは、−１，０，または１のいずれかを
とるものとする。

２の補数表現を用いて成る数Ｘを表わす場合、−通りの
表現Ｘｎ、Ｘ　（ｎ−１）、−、ＸＩＬか存在しない。

しかしながら、冗長２進表現を用いた場合、たとえば成
る数５を表現するには、次式のようないくつかの表現方
法が存在する。

５−Ｏｔ　ｏ　を −〇・　２３　＋　１・　２２　＋　０・　２１　＋　
１・　２゜・・・　（４ａ） −　〇・　２３　＋　１・　２２　＋　１・　２１−１
・　２゜・・・　（４ｂ） −１−　２’＋０−　２２−１−　２’−１・　２゜・
・・　（４Ｃ） −１・　２３−１・　２２　＋　１・　２１−１・　２
０・・・　（４ｄ） このように、冗長２進表現を用いてデータを表現すると
、同じ数を表現するのにいくつかの表現があることから
、加減算を行なう際のキャリイの伝搬の必要がない。す
なわち、桁上げ信号が不要となり、高速の加減算が行な
えるというメリットがある。

さて、２の補数により表現された数を冗長２進表現によ
り表わされた数に変換する場合、２の補数により表現さ
れた数の最上位ビット、すなわち、サインビットの符号
を反転するだけで十分である。

このことは、極めて少ない手数で変換が行なわれること
を意味する。

たとえば、サインビット（Ｘｎ）が１のとき、は式（３
）により表わされた数Ｙと等しい。すなわち、サインビ
ットの符号を反転するだけで、冗長２進表現により表わ
された数が容易に得られる。

これに対し、冗長２進表現により表わされた数を２の補
数表現により表わされた数に変換する場合、Ｙｉが１の
ときと−１のときがあるので、２の補数表現により表わ
された数において加減算を行なう必要がある。すなわち
、２の補数表現により表わされた数を得るために、次式
の演算を行なう必要がある。

２の補数表現 式（５）に示された演算が行なわれるとき、キャリイの
伝搬が伴なう加算を行なう必要があることが指摘される
。

［発明が解決しようとする課題］ 第８図に示された従来の信号演算装置では、演算部２５
における演算が２の補数表現により表わされたデータに
ついて行なわれるので、加減算時にキャリイの伝搬が必
要となる。したがって、高速の演算が行なわれない。

これに対し、仮に、冗長２進表現により表わされたデー
タの演算処理を行なう回路が演算部２５中に設けられた
としても、演算部２５から出力されるデータの表現形式
を冗長２進表現から２の補数表現に変換する必要がある
。このことは、演算部２５とＤ／Ａ変換器２６との間に
、新たに表現形式の変換回路を設ける必要があることを
意味する。前述のように、式（５）により表わされたデ
ータの変換において、キャリイ伝搬の伴なう加算を行な
う必要がある。その結果、演算部２５において冗長２進
表現により表わされたデータの演算が行なわれたとして
も、演算結果のデータを２の補数表現に変換するのに時
間を要し、全体として演算処理の高速化が図れないとい
う課題があった。

この発明にとって特に興味のある先行技術の例は、特開
昭５９−１８６４１７号に見られる。

第９Ａ図は、この特許公報において開示された従来のＤ
／Ａ変換器を示す回路図である。このＤ／Ａ変換器は、
共通出力線Ａに接続された６つの電流源を含む。ＰＭＯ
Ｓ　トランジスタによって構成された３つの電流源は、
共通出力線Ａに電流を供給するためのもので、一方、Ｎ
ＭＯＳトランジスタによって構成された電流源は、共通
出力線Ａから電流を減じるためのものである。各電流源
の電流容量は、２のべき乗の関数により表わされる比で
設定される。このＤ／Ａ変換器は、外部から入力信号Ｄ
ＯないしＤ５が与えられないとき、トランジスタＱ６な
いしＱ８およびＱ１６ないしＱ１８がすべてオフされる
。その結果、信号が与えられないときの低消費電力化が
図れる。

この発明にとって特に興味のある先行技術の例は、特開
昭６１−２９２４２２号に見られる。

第９Ｂ図は、その特許公報において開示された従来のＤ
／Ａ変換器の例を示す回路図である。第９Ｂ図を参照し
て、このＤ／Ａ変換器は、共通出力線Ａに接続された複
数の電流源！、ないしＩ。

を含む。各々の電流源！、ないしＩ３に、共通出力線Ａ
の電圧がノイズによる影響を受けるのを防ぐため、交互
にオンするスイッチＳ１ないしＳ。

およびＳｌないしＳ、が接続される。その結果、共通出
力線Ａに流れる電流が一定に保たれる。

第９Ａ図および第９Ｂ図に示されたＤ／Ａ変換器は、そ
れが記載された特許公報の記載内容から、本願発明が取
扱う冗長２進表現により表わされたデータを取扱うもの
と考えることはできない。

この発明にとって興味のある先行技術の例は、１９８３
年の「冗長２進加算木を用いたＶＬＳＩ向き高速乗算器
」と題された論文（電子通信学界論文誌’８３／６　　
Ｖｏ　１．　　Ｊ　６６−Ｄ　　Ｎｏ。

６）に見られる。この論文は、冗長２進表現を利用した
ディジタル高速乗算器を開示している。

この発明にとって興味のある先行技術の例は、１９８８
年のＩ　ＥＥＥインターナショナルψソリッドステート
Ｏサーキッツやコンフエレンスのダイジェスト・オブ・
テクニカルペーパーズにおける１５２．１５３．３４２
、および３４３頁に見られる。この例においても、冗長
２進表現を利用したディジタル高速乗算器が開示されて
いる。

この発明の１つの目的は、Ｄ／Ａ変換器において、冗長
２進表現により表されたデータ信号を２の補数表現に変
換することなくアナログ信号に変換することである。

この発明のもう１つの目的は、信号処理装置において、
冗長２進演算処理による処理結果を示すアナログ信号を
高速に得ることである。

この発明のさらにもう１つの目的は、信号処理装置にお
いて、２の補数により表わされた信号を演算処理するこ
とにより処理結果を示すアナログ信号を高速に得ること
である。

［課題を解決するための手段］ 請求項（１）の発明にかかる冗長２進Ｄ／Ａ変換器は、
冗長２進表現により表わされたディジタル入力信号の各
ビットに対応して設けられた複数の電流供給手段を含む
。各々の電流供給手段の出力が共通の出力ノードで一体
接続される。ディジタル入力信号は、各ビットの論理が
第１および第２の２値信号を用いて冗長２進表現により
表わされる。各々の電流供給手段は、第１の２値信号に
応答して所定値の電流を共通出力ノードに与える電流増
大手段と、第２の２値信号に応答して指定値の電流を共
通出力ノードから減じる電流減少手段と、電流増大手段
および電流減少手段の出力電流の所定値を設定する電流
設定手段とを含む。電流設定手段により設定される所定
値は、電流供給手段ごとに２のべき乗の関数に応答して
増加する値に設定される。

請求項（２）の発明にかかる冗長２進信号処理装置は、
冗長２進表現により表わされた複数ビットを含むディジ
タル信号を冗長２進演算処理により出力する演算処理手
段と、演算処理手段の出力に接続された請求項（１）記
載のＤ／Ａ変換器とを含む。

請求項（３）の発明にかかる冗長２進信号処理装置は、
請求項（２）に記載された冗長２進信号処理装置に加え
てさらに、２の補数表現により表わされたデータ信号を
与えるデータ供与手段と、データ供与手段からのデータ
信号を冗長２進表現により表わされた信号に変換する表
現変換手段とを含む。演算処理手段は、表現変換手段の
出力に接続され、変換された冗長２進表現の信号により
応答して演算処理を行なう。

［作用］ 請求項（１）の冗長２進Ｄ／Ａ変換器では、各電流供給
手段がディジタル入力信号の第１および第２の２値信号
に応答して共通出力ノードに電流を供給するので、ディ
ジタル入力信号をアナログ信号に変換することができる
。

請求項（２）の冗長２進信号処理装置では、演算処理手
段において冗長２進表現により表わされたデータの演算
処理が行なわれるので、高速に演算処理が行なわれる。

請求項（３）の発明における冗長２進信号処理装置では
、表現変換手段により２の補数表現により表わされたデ
ータ信号が冗長２進表現に変換され、その信号が演算処
理手段により処理される。

［発明の実施例］ 第１図は、発明の一実施例を示す信号処理装置のブロッ
ク図である。第１図を参照して、この信号処理装置は、
入力アナログ信号Ｖｉｎを２の補数表現により表わされ
たディジタル信号Ｘ１ないしＸ４に変換するためのＡ／
Ｄ変換器２１と、データ信号Ｘ１ないしＸ４を冗長２進
表現により表わされたデータ信号ＹｌａないしＹ４ｂに
変換するためのデータ変換部２２と、データ信号Ｙｌａ
ないしＹ４ｂの演算処理を行なうための演算処理部２３
と、演算処理部２３から出力される冗長２進表現により
表わされたデータ信号ＺｌａないしＺ４ｂをアナログ信
号１ｏｕｔに変換するＤ／Ａ変換器２４とを含む。

Ｄ／Ａ変換器２４は、この例では４ビツトの冗長２進表
現により表わされた信号を演算処理部２３から受ける。

１ビツトの信号は、たとえば信号対ＺｌａおよびＺｌｂ
により構成される。Ｄ／Ａ変換器２４中には、各ビット
に対応して電流供給源１ないし４が設けられる。電流供
給源１ないし４の出力は共通出力線Ｌｏに一体接続され
る。共通出力線ＬＯを介してアナログ変換された電流信
号１ｏｕｔが得られる。

１つの電流供給源、たとえば、電流供給源１は、信号Ｚ
ｌａに応答して共通出力線Ｌ　ｏ　ｌ、：電流を与える
電流供与回路８１と、信号Ｚｌｂに応答して共通出力線
Ｌｏに流れる電流を減じる電流減少回路９１とを含む。

他の電流供給源２ないし４も、同様の回路構成を持つ。

各電流供給回路および電流減少回路の電流出力容量は、
２のべき乗の関数により増加する値に設定されている。

すなわち、電流供給回路８１および電流減少回路９１の
電流出力容量をＩとすると、各電流供給源２ないし４に
おける電流出力容量は、２１．４Ｉ、８■に設定される
。

データ変換部２２は、データ信号Ｘ１ないしＸ４を冗長
２進表現により表わされた信号に変換するため、最上位
ビット、すなわち、サインビットＸ４の符号を反転する
回路を有する。より具体的には、データ変換部２２は、
Ａ／Ｄ変換器２１から出力されたデータ信号Ｘ１ないし
Ｘ３を出力ビットを構成する一方信号ＹｌａないしＹ３
ａとして出力し、出力ビットの他方信号ＹｌｂないしＹ
３ｂとして接地電位の信号を出力する。これに対して、
最上位ビット（Ｘ４）については、このデータ変換部２
２は一方信号Ｙ４ａとして接地電位の信号を出力し、ま
た、他方信号Ｙ４ｂとしてデータ信号Ｘ４をそのまま出
力する。このように、データ変換部２２中に簡単な接続
変更回路を設けることにより、容易に２の補数表現から
冗長２進表現へのデータの変換を行なうことができる。

演算処理部２３では、冗長２進表現により表わされたデ
ータについての演算が行なわれるので、加減算時にキャ
リイの伝搬がなく、シたがって、高速の加減算が行なわ
れる。その結果、高速の演算処理がこの演算処理部２３
において行なわれる。

第２Ａ図は、第１図に示されたＤ／Ａ変換器２４に与え
られる信号と冗長２進表現における論理との対応を示す
論理表である。この論理表はＤ／Ａ変換器２４に演算処
理部２３から与えられるデータの各ビットについて適用
される。データの各ビットが２つの２値信号Ｚａおよび
ｚｂにより表現されるので、Ｄ／Ａ変換器２４における
冗長２進表現により表わされたデータの取扱いが容易と
なる。

第２Ｂ図ないし第２Ｄ図は、各々が信号Ｚａおよびｚｂ
と冗長２進表現における論理の他の対応を示す論理表で
ある。このように、冗長２進表現における論理と信号Ｚ
ａおよびｚｂのいくつかの対応を適用することができる
。

第３八図ないし第３Ｄ図は、各々、第２Ａ図ないし第２
Ｄ図に示された論理表に基づく論理と信号Ｚａおよびｚ
ｂとの対応を適用する場合に必要となる電流供給源１な
いし４の前段に接続される回路を示す回路図である。た
とえば、第２Ａ図に示される論理が適用される場合、第
３Ａ図に示されるように電流供給ＩＷ１の前段に何ら回
路を設ける必要がない。これに対し、第２Ｂ図に示され
る論理が適用される場合、第３Ｂ図に示されるようにＡ
ＮＤゲート６１および６２と、インバータ６３および６
４とによって構成された前段回路が設けられる。同様に
して、第３Ｃ図および第３Ｄ図に示された回路は、それ
ぞれ第２Ｃ図および第２Ｄ図に示された論理が適用され
るときに設けられる。

次に、第１図に示されたＤ／Ａ変換器２４において、第
２Ａ図に示された論理が適用された場合の動作について
説明する。

演算処理部２３における演算結果が５であるとき、冗長
２進表現において、既に式（４ａ）ないしく４ｄ）を用
いて説明したような表現が可能となる。

第４図は、演算処理部２３から一例として成る数５が出
力される場合の各信号の論理の例を示す論理表である。

第４図に示された例（１）ないしく４）は、各々既に説
明された式（４ａ）ないしく４ｄ）に対応する。

例（１）の場合、電流供与回路８１および８３が“１“
の信号ＺｌａおよびＺ３ａに応答してオンし、電流Ｉお
よび４Ｉが共通出力線ＬＯに与えられる。

例（２）場合、電流供与回路８２および８３と電流減少
回路９１とがオンする。したがって、共通出力線Ｌｏに
電流２！および４Ｉが与えられ、同時に、電流ｌがそこ
から減じられる。

同様にして、例（３）および（４）の場合についても、
電流供給ＩＩｉ、１ないし４が信号ＺｌａないしＺ４ｂ
に応答して共通出力線Ｌｏに電流を供給する。その結果
、いずれの例においても、合計５１の電流値を持つ変換
されたアナログ出力信号Ｉｏｕｔが得られる。

第５図は、第１図に示された電流供給源の例を示す回路
図である。この図では、電流供給源１の回路が示されて
いるが、他の電流供給源２ないし４も同様の回路構成を
持つ。第５図を参照して、この電流供給源１は、電流供
与回路８１と、電流減少回路９１と、回路８１および９
１にバイアス電圧を与えるためのバイアス回路５とを含
む。

バイアス回路５は、電源電位Ｖｃｃと接地電位との間に
直列に接続された、ＰＭＯＳトランジスタ５２およびＮ
ＭＯＳトランジスタ５３と、ＰＭＯ８）ランジスタ５４
およびＮＭＯＳトランジスタ５５とを含む。トランジス
タ５２のゲートはバイアス電圧ＶＢを受けるように接続
される。トランジスタ５４は、そのゲートがトランジス
タ５４および５５の接続ノードに結合される。その接続
ノードから電流供与回路８１のためのバイアス電圧Ｖｂ
ｌが出力される。一方、トランジスタ５３は、そのゲー
トがトランジスタ５２および５３の接続ノードに結合さ
れる。その接続ノードから電流減少回路９１のためのバ
イアス電圧Ｖｂ２が出力される。

電流供与回路８１は、電源電位Ｖｃｃと共通出力線Ｌｏ
との間に接続されたＰＭＯＳトランジスタ１０と、電源
電位Ｖｃｃとトランジスタ１０のゲートとの間に接続さ
れたＮＭＯ３）ランジスタ１４と、ＮＭＯＳトランジス
タ１３と、インバータ１５とを含む。トランジスタ１０
は、そのゲートがトランジスタ１３を介してバイアス回
路からバイアス電圧Ｖｂｌを受けるように接続される。

トランジスタ１４は、そのゲートがインバータ１５を介
して信号Ｚｌａを受けるように接続される。

トランジスタ１３は、そのゲートが信号Ｚｌａを受ける
ように接続される。

電流減少回路９１は、共通出力線ＬＯと接地電位との間
に接続されたＮＭＯＳトランジスタ２０と、トランジス
タ２０のゲートと接地電位との間に接続されたＮＭＯ３
）ランジスタ１７と、ＮＭＯＳトランジスタ１６と、イ
ンバータ１８とを含む。トランジスタ２０は、そのゲー
トがトランジスタ１６を介してバイアス電圧Ｖｂ２を受
けるように接続される。トランジスタ１７は、そのゲー
トがインバータ１８を介して信号Ｚｌｂを受けるように
接続される。トランジスタ１６は、そのゲートが信号Ｚ
ｌｂを受けるように接続される。

第５図に示された電流供給源の例では、電流供与回路８
１および電流減少回路９１による出力電流容量は、バイ
アス回路５から与えられるバイアス電圧ＶｂｌおよびＶ
ｂ２により設定される。すなわち、トランジスタ１０を
介して流れる電流値が電圧ｖｂ１によって決まる。同様
に、トランジスタ２０を介して流れる電流値も電圧Ｖｂ
２によって決め、られる。なお、別の方法として、トラ
ンジスタ１０およびトランジスタ２０のトランジスタサ
イズを制御することによって出力電流容量を選択的に設
定することも可能である。

したがって、各ビットごとにバイアス回路５の出力電圧
ＶｂｌおよびＶｂ２を２のべき乗の関数に応答して設定
することにより、第１図に示される電流供給源１ないし
４が実現される。なお、第５図に示された回路において
、トランジスタ５４と１０、トランジスタ５５と２０の
サイズの比を同じ値に設定すれば、トランジスタ１０が
オンのときトランジスタ１０を介して流れる電流の値と
、トランジスタ２０がオンのときトランジスタ２０を介
して流れる電流の値とを等しくすることができる。

第６Ａ図は、第１図に示された電流供与回路および電流
減少回路の他の例を示す回路図である。

また、第６Ｂ図は、第６Ａ図に示された回路をより具体
的に示した回路の回路図である。第６Ａ図に示されるよ
うな回路をＤ／Ａ変換器中の各ビットの電流供給源とし
て適用することにより、容易に冗長２進Ｄ／Ａ変換器が
得られる。

以上の記載では、４ビツトのディジタルデータを取扱う
信号処理装置について説明がなされたが、この発明の適
用は４ビツトに限られるものではない。すなわち、たと
えば、８ビツトのディジタルデータを取扱う信号処理装
置にこの発明を適用することができる。その適用例は、
第７図に示されている。

［発明の効果］ 以上のように、請求項（１）の発明によれば、各電流供
給手段が冗長２進表現によって表わされたディジタル入
力信号の各ビットの信号に応答して共通出力ノードに電
流を供給するので、２の補数表現に変換することなくア
ナログ信号に変換可能な冗長２進Ｄ／Ａ変換器が得られ
た。

請求項（２）の発明によれば、冗長２進表現により表わ
されたディジタル信号を処理する演算処理手段を含むの
で、信号処理結果を示すアナログ信号を高速に出力する
ことが可能な冗長２進信号処理装置が得られた。

請求項（３）の発明によれば、２の補数表現により表わ
されたデータ信号を冗長２進表現に変換するための表現
変換手段を含むので、与えられた２の補数表現のデータ
信号を高速に処理し、アナログ信号として出力すること
のできる冗長２進信号処理装置が得られた。

【図面の簡単な説明】

第１図は、発明の一実施例を示す４ビツトの信号処理装
置のブロック図である。第２Ａ図ないし第２Ｄ図は、各
々が第１図に示されたＤ／Ａ変換ないし第３Ｄ図は、各
々第２Ａ図ないし第２Ｄ図に示された論理を第１図に示
された電流供給源に適用する際に必要な回路を示す回路
図である。箱船の １図に示された電流供給源の例を示す回路図である。第
６Ａ図は、第１図に示された電流供与回路および電流減
少回路の他の例を示す回路図である。 第６Ｂ図は、第６Ａ図に示された回路のより具体的な例
を示す回路図である。第７図は、発明の他の実施例を示
す８ビツトの信号処理装置のブロック図である。第８図
は、従来のディジタルフィルタの構成を示すブロック図
である。第９Ａ図および第９Ｂ図は、各々従来のＤ／Ａ
変換器を示す回路図である。 図において、２１はＡ／Ｄ変換器、２２はデータ変換部
、２３は演算処理部、２４はＤ／Ａ変換器である。

Claims (3)

【特許請求の範囲】
1. （１）冗長２進表現として表現された複数ビットを含む
   ディジタル入力信号をアナログ信号に変換する冗長２進
   Ｄ／Ａ変換器であって、 前記ディジタル入力信号は、各ビットの論理が第１およ
   び第２の２値信号を用いた冗長２進表現により表わされ
   、 前記ディジタル入力信号の複数ビットの各々に対応して
   設けられ、各々の複数ビットの信号に応答して電流を供
   給する複数の電流供給手段を含み、各々の前記複数の電
   流供給手段の出力が前記Ｄ／Ａ変換器の出力ノードで一
   体接続され、 各々の前記電流供給手段は、 前記出力ノードに接続され、第１の２値信号に応答して
   所定値の電流を前記出力ノードに与える電流増大手段と
   、 前記出力ノードに接続され、第２の２値信号に応答して
   前記所定値の電流を前記出力ノードから減じる電流減少
   手段と、 前記電流増大手段および電流減少手段に接続され、前記
   電流増大手段および電流減少手段の出力電流の所定値を
   設定する電流設定手段とを含み、各々の前記電流供給手
   段中の前記電流設定手段により設定される前記所定値は
   、前記電流供給手段ごとに２のべき乗の関数に応答して
   増加する値に設定される、冗長２進Ｄ／Ａ変換器。
2. （２）冗長２進演算処理により、冗長２進表現により表
   現された複数ビットを含むディジタル信号を出力する演
   算処理手段と、 前記演算処理手段の出力に接続された請求項（１）記載
   のＤ／Ａ変換器とを含む、冗長２進信号処理装置。
3. （３）さらに、 ２の補数により表現された複数ビットを含むデータ信号
   を与えるデータ供与手段と、 前記データ供与手段の出力に接続され、前記２の補数に
   より表現されたデータ信号を冗長２進表現により表現さ
   れた信号に変換する表現変換手段とを含み、 前記演算処理手段は、前記表現変換手段の出力に接続さ
   れ、変換された冗長２進表現の信号に応答して演算処理
   を行なう、請求項（２）記載の冗長２進信号処理装置。