JPH0434969A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体装置に係り、特に入力保護回路に関す
る。

〈従来の技術〉 Ｗ、８図に、Ｐ形基板に形成された相補形ＭＯ８半導体
装置（以下、単に０ＭＯ８という）の−例を示す。以下
、この装置を第１の従来例とよぶ。

４１はＰ形基板であり、Ｐ形基板４１の主面には、Ｎ＋
形拡散層４２、Ｐ＋形拡散層４３、および３つのＮウェ
ル４４，４５．１１１が形成される。

Ｎ＋形拡散層４２の一端は入力端子５４に接続され、他
端は配線５８に接続されている。Ｐ　膨拡散層４３は低
電位電圧ｖｓｓに接続されている。

Ｎウェル４４の主面にはＰ　膨拡散層４７が形成され、
配線５８に接続される。また、Ｎウェル４４の一端部に
は一部がＰ形基板４１と接するようにＮ＋形拡散層４６
が形成され、電源電圧ＶＤＤに接続されている。

Ｎウェル４５主面にはＰ　膨拡散層４８が形成され、Ｐ
＋形拡散層４８主面には絶縁８４９を介して多結晶シリ
コン層５１が形成される。多結晶シリコン層５１は配線
５８に、Ｐ＋形拡散層４８は低電位電圧Ｖｓｓにそれぞ
れ接続されている。

ＮウェルＩｌｌの主面には、Ｐ−ＭＯＳのソース、ドレ
ーンとしてのＰ　膨拡散層１１２，１１３が形成され、
さらにＮ　膨拡散層１１９が形成される。

Ｐ＋形拡散層１１２およびＮ形波散層１１９は電源電圧
ＶＤＤに接続される。また、Ｎウェル１１１の主面でＰ
＋形拡散層１１２および１１３に挾まれる位置に、絶縁
属４９を介してゲート電極としての多結晶シリコン層１
１６が形成される。さらに、Ｐ形基板４１主面には、Ｎ
−ＭＯ８のドレーン、ソースとしてのＮ＋形拡散層１１
４，１１５が形成され、さらにＰ＋形拡散層１２０が形
成される。

１形拡散層１２０およびＮ＋形拡散層１１５は低電位電
圧Ｖ８８に接続される。また、Ｐ形基板４１の主面でＮ
＋形拡散層１１４および１１５に挟まれる位置に、絶縁
層４９を介してゲート電極としての多結晶シリコン層１
１７が形成される。Ｐ＋形拡散層１１３およびＮ＋形拡
散層１１４は出力端子１１８に接続される。また、多結
晶シリコン層１１６，１１７は配４１５８に接続される
。５２は素子分離領域としてのシリコン酸化膜である。

上記構造の半導体装置を等価回路で示すと第９図のよう
忙なる。Ｎ　膨拡散層４２の内部抵抗により抵抗５３が
形成される。Ｐ形基板４１とＮ＋形拡散層４２とのＰＮ
接合により第１のダイオ−ｈｓ構成され、１形拡散層４
７とＮウェル４４とのＰＮ接合により第２のダイオード
５６が構成される。また、下部電極としてのＰ＋形拡散
層４８、絶縁ｌＸ４９および上部電極としての多結晶シ
リコン層５１かうなるＭＯＳキャパシタによりコンデン
サ５７が構成される。また、コンデンサ５７と抵抗５３
によりフィルター回路が構成される。

０ＭＯ８を構成するＮ−ＭＯ８とＰ−ＭＯ８の両ゲート
電極は配線５８に並列に接続される。また、０ＭＯ８を
構成するＮ−ＭＯ８とＰ−ＭＯ８の両ドレーンの接続点
は出力端子１１８に接続される。

そして、通常の動作時には、入力端子５４から入力され
た信号は、抵抗５３を介して０ＭＯ８のゲート電極であ
る多結晶シリコン層１１６．１１７に伝わる。このとき
、第１のダイオード５５および第２のダイオード５６は
、ともに逆バイアスされていて非導通状態になっている
。

次に、入力端子５４から低電位電圧ＶＳＢよりも低い電
圧のサージ等が入力された場合は、第１のダイオード５
５が拳バイアスされる。その結果、サージはＰ形基板４
１を通って低電位電圧ＶｓｓＫバイパスされる。

また、入力層子５４から電源電圧ＶＤＤよりも高い電圧
のサージ等が入力された場合は、第２のダイオード５６
が順バイアスされる。その結果、サージはＮウェル４４
を通って電源電圧ＶＤＤ　Ｋバイパスされる。

さらに、入力端子５４から入力される信号に高周波のサ
ージが重畳して入力された場合は、抵抗５３とコンデン
サ５７とで構成されるフィルタ回路により、その抵抗値
と容量の積で決まる時定数よりも短い周期のサージが除
去され、０ＭＯ８の誤作動が防止される。

しかしながら、前述したように、入力端子５４から低電
位電圧Ｖｓｓよりも低い電圧のサージ等が入力された場
合、Ｐ形基板４１とＮ＋形拡散層４２とのＰＮ接合で形
成される第１のダイオード５５が順バイアスされる。こ
のとき、Ｎ　膨拡散層４２からＰ形基板４１に向かつて
多量の電子が注入される。この注入された電子のうち一
部は、Ｐ形基板４１中を拡散して、０ＭＯ８を構成する
Ｐ−ＭＯ８のＮクエルＩｌｌに到達し、Ｎウェル１１１
の電位変動を引き起こす。この電位変動によって二つの
寄生トランジスター　すなわち、Ｎ　膨拡散層１１５を
エミッタ、Ｐ形基板４１をベース、Ｎウェル１１１をコ
レクタとするＮＰＮ　ｌ−ランシスターおよびＰ形基板
４１をコレクタ、Ｎウェル１１１をベース、Ｐ　膨拡散
層１１２をエミッタとするＰＮＰ形トシトランジスター
もに導通状態となり、ラッチアップ現象を発生する。こ
の結果、低電位電圧Ｖｓｓと電源電圧ＶＤＤ間に非常に
大きな電流が流れ、０ＭＯ８が破壊される。

しないようにし、寄生バイポーラトランジスター等の動
作をしにくくする必要がある。そのためＫればならず、
その結果、チップ面積が太き（なり、集積化の妨けにな
るという問題点があった。

このような問題点を解決するために、第１θ図に示す半
導体装置が知られている。以下、この装置を第２の従来
例と呼ぶ。４１はＰ形基板であり、Ｐ形基板４１の主面
にはシリコン酸化膜５２が形成される。シリコン醸化膜
５２主面にはＮ＋形多結晶シリコン層６３ａが形成され
、Ｎ＋形多結晶シリコン層６３ａの一端に接してノンド
ープ多結晶シリコン層６３ｂが形成される。そして、ノ
ンドープ多結晶シリコ７層６３ｂＫ接してＰ＋形多結晶
シリコン層６３ｃが形成される。また　Ｎ＋形多結晶シ
リコン層６３ａの一端は配！Ｉ５８忙接続され、他端は
入力端子５４に接続される。さらに、Ｐ＋形多結晶シリ
コン層６３ｃは低電位電圧Ｖ８８に接続される。

また、シリコン酸化Ｊ［５２主面にはＰ＋形多結晶シリ
コン層６４ａが形成され、Ｐ　形多結晶シリコン層６４
ａの一端に接してノンドープ多結晶シリコン層６４ｂが
形成される。そして、ノンドープ多結晶シリコン層６４
ｂに接してＮ＋形多結晶シリコン層６４ｃが形成される
。また　ｐ＋形多結晶シリコン層６４ａは配線５８ｋｉ
ｉ続され、Ｎ＋形多結晶シリコン層６４ｃは電源電圧Ｖ
ＤＤ　ＩＩＣ接続される。

また、Ｐ形基板４１主面く形成される０ＭＯ８の構造は
前記第１の従来例と同様なので、同じ番号を付す。

上記構造の半導体装置を等価回路で示すと第１１図のよ
うになる。Ｎ＋形多結晶シリコン層６３ａの内部抵抗に
より抵抗６３が構成される。Ｎ＋形多結晶シリコン層６
３ａの一端部、ノンドープ多結晶シリコン層６３ｂおよ
びＰ＋形多結晶シリコン層６３ｃによって第１のダイオ
ード６５が構成される。そして、第１のダイオード６５
のカソードは抵抗５３の一端に接続され、アノードは低
電位電圧ＶｓｓＫ接続される。また、Ｐ＋形多結晶シリ
コン層６４ａ１ノンドープ多結晶シリコン層６４ｂおよ
びＮ＋形多結晶シリコン層６４Ｃによって第２のダイオ
ード６６が構成される。そして、第２のダイオード６６
のアノードは抵抗５３の一端に接続され、カソードは電
源電圧ＶＤＤ　Ｋ接続される。

通常の動作時には、入力端子５４から入力された信号は
、抵抗６３を介して０ＭＯ８のそれぞれのゲート電極に
伝する。このとき、第１のダイオード６５および第２の
ダイオード６６は、ともに逆バイアスされていて非導通
状態になっている。

次に、入力端子５４から電源電圧ＶＤＤよりも高い電圧
のサージ等が入力された場合は、第２のダークはＰ　形
多結晶シリコン層６４ａトノンドープ多結晶シリコン層
６４ｂおよびＮ＋形多結晶シリコン層６４ｃを通って電
源電圧ＶＤＤにバイパスされる。

また、入力端子５４から低電位電圧Ｖｓａよりも低い電
圧のサージ等が入力された場合は、＃！ｌのダイオード
６５が順バイアスされる。その結果、もう サージはＰ＋形多結晶シリコン層−ａ、ノンドい シリコン層←＋Ｃを通って低電位電圧Ｖ８８にバイパス
される。

以上の構造によると、入力端子５４から低電位電圧ＶＳ
Ｂよりも低い電圧のサージ等が入力された場合でも、Ｎ
＋形多結晶シリコン層６３ａからＰ形基板４１への電子
の注入を防止することができる。また、入力端子５４か
ら電源電圧ＶＤＤよりも高い電圧のサージ等が入力され
た場合でも、Ｎ＋形多結晶シリコン層６４ｃからＰ形基
板４１への正孔の注入を防止することができる。さらに
　Ｎ＋形多結晶シリコン層６３ａＫよって、高抵抗の抵
抗５３を構成しているため、パターン面積を小さくする
ことができる。

〈発明が解決しようとする課題〉 しかしながら、第２の従来例の装置では、入力端子から
静電サージが印加されたとき、サージによる高電圧はほ
とんどＮ　形番結晶シリコン層６３ａの入力端子５４側
に印加されてしまう。その結果、Ｎ　形番結晶シリコン
層６３ａの入力端子５４付近と、Ｐ形基板４１との間で
絶縁破壊が生じ、入力抵抗のサージ耐圧を損う恐れがあ
った。

本発明は、サージ耐圧を損うことがなく、かつチップ面
積を増大させることなくラッチアップを防止する半導体
装置を提供することを目的とする。

く課題を解決するための手段〉 本発明は、１ｓｌ導電形の半導体基板と、半導体基板主
面に形成された第１導電形の１１！ｌの領域と、前記第
１の領域主面に形成された第２導電形の第２の領域と、
前記第２の領域の一端に接続される入力端子と、前記第
２の領域の他端に接続され、前記半導体基板主面に形成
された内部回路と、を備え、前記第１の領域は、前記第
２の領域のバンドギャップよりも大きいバンドギャップ
を有するか、もしくは前記第２の領域の有する再結合単
位よりも多くの再結合準位を有することを特徴とする。

〈作用〉 本発明によると、通常の動作時には、第２導電形の第２
の領域と第１導電形の第１の領域の接合は非導通状態に
なっている。そのため、入力端子からの信号は第２の領
域のみを伝搬して内部回路に入力される。

入力端子から第２の領域に、高電圧のサージ（第２の領
域がＰ形のときには正の電圧、第２の領域がＮ形のとき
には負の電圧）が入力された場合、第２の領域と第１導
電形領域の接合が順バイアスとなる。その結果、サージ
は第１導電形領域にバイパスされる。

このとき、第１の領域が第２の領域よりも再結合準位の
多い材質だった場合、第２の領域の多数キャリア（第１
導電形の半導体中では少数キャリア）が第１の領域に注
入される。そして、第１の領域は第２の領域よりも再結
合準位が多いため、第１の領域に注入されたキャリアは
第１の領域内で再結合されやすくなる。従って、第１の
領域の再結合単位と第２の領域の再結合単位とがほぼ同
数のときに比べ、半導体基板主面入されるキャリアの数
が少なくなる。

また、第１の領域が第２の領域よりもバンドギャップの
大きい材質九つだ場合は、第２の領域の多数キャリアが
第１の領域に注入されるときのエネルギーバリアが高く
なる。そのため、第１の領域の再結合単位と第２の領域
の再結合準位とかはぼ同数のときに比べ、第１の領域に
注入されるキャリアの数が少なくなり、半導体基板に注
入されるキャリアの数も歩なくなる。

以上のように、キャリアは半導体基板に注入されにくく
なるため、半導体基板中を拡散して０ＭＯ８等の内部回
路に到達されにくくなる。

〈実施例〉 第１図に１本発明の第１の実施例を示す。４１はＰ形基
板であり、Ｐ形基板４１の主面には、Ｐ形多孔質シリコ
ン層１００、Ｐ＋形拡散層４３、および３つのＮウェル
４４，４５，１１１が形成される。

Ｐ形多孔質シリコン層１００主面には、Ｐ形多幀晶シリ
コン層１０１が形成され、Ｐ形多結晶シリコン層１０１
主面には、Ｎ形多結晶シリコン層１０２が形成される。

Ｎ形多結晶シリコン層１０２の一端は入力端子５４に接
続され、他端は配線５８に接続されている。Ｐ　形拡散
層４３は低電位電圧Ｖｓｓ　Ｋ接続されている。

Ｎウェル４４の主面にはＰ　形拡散層４７が形成され、
配置８５８に接続される。また、Ｎウェル４４の一端部
には一部がＰ形基板４１と接するようにＮ＋形拡散層４
６が形成され、電源電圧ＶＤＤに接続されている。

Ｎウェル４５主面にはＰ＋形拡散層４８が形成され、Ｐ
＋形拡散層４８主面には絶縁膜４９を介して多結晶シリ
コン層５１が形成される。多結晶シリコン層５１は配線
５８に、Ｐ＋形拡散層４８は低電位電圧Ｖａｓにそれぞ
れ接続されている。

Ｎウェル１１１の主面には、Ｐ−ＭＯＳのソース、ドレ
ーンとしてのＰ　形拡散層１１２，１１３が形成され、
さらＫＮ　膨拡散層１１９が形成される。Ｐ＋形拡散層
１１２およびＮ＋形拡散層１１９は電源電圧ＶＤＤに接
続される。また、Ｎウェル１１１の主面でＰ　膨拡散層
１１２および１１３に挟まれる位置に、絶縁膜４９を介
してゲート電極としての多結晶シリコン層１１６が形成
される。さらに、Ｐ形基板４１主面には、Ｎ−ＭＯ８の
ドレーン、ソースとしてのＮ　膨拡散層１１４．１１５
が形成され、さらにＰ＋形拡散層１２０が形成される。

Ｐ＋形拡散層１２０およびＮ＋形拡散層１１５は低電位
電圧ＶｓｓＫ接続される。また、Ｐ形基板４１の主面で
Ｎ＋形拡散層１１４および１１５に挾まれる位置に１絶
縁膜４９を介してゲート電極としての多結晶シリコン層
１１７が形成される。Ｐ＋形拡散層１１３およびＮ＋形
拡散層１１４は出力端子１１８に接続される。また、多
結晶シリコン層１１６，１１７ｔ！配＠５８に接続され
る。５２は素子分離領域としてのシリコン酸化膜である
。

上記構造の半導体装置を等価回路で示すと第２図のよう
になる。Ｎ形多結晶シリコン層１０２の内部抵抗により
抵抗７３が形成される。Ｎ形多結晶シリコン層１０２と
Ｐ形多結晶シリコン層１０１とのＰＮ接合により第１の
ダイオード７５が構成され、Ｎウェル４４とＰ　膨拡散
層４７とのＰＮ接合により第２のダイオード５６が構成
される。

また、下部電極としてのＰ　膨拡散層４８、絶縁膜４９
および上部電極としての多結晶シリコン層５１かうなる
ＭＯ８キャパシタによりコンデンサ５７が構成される。

また、コンデンサ５７と抵抗７３によりフィルター回路
が構成される。

０ＭＯ８を構成するＮ−ＭＯ８とＰ　−ＭＯ８の両ゲー
ト電極は配置１５８に並列Ｋｍ！続される。また、０Ｍ
Ｏ８を構成するＮ−ＭＯ８とＰ−ＭＯ８の両ドレーンの
接続点は出力端子１１８に接続される。

そして、通常の動作時には、入力端子５４から入力され
た信号は、抵抗７３を介して０ＭＯ８の艮慎わΦ。こり
とぎ、’ｉｎ　ｌ　Ｃ’）！イオード←Φおよび第２の
ダイオード５６は、ともに逆バイアスされていて非導通
状１１になっている。

また、入力端子５４から電源電圧ｖＤＤよりも高い電圧
のサージ等が入力された場合は、第２のダイオード５６
が順バイアスされる。その結果、サージはＮウェル４４
を経て電源電圧ＶＤＤにバイパスされる。

次に、入力端子５４から低電位電圧ＶＳＳよりも低い電
圧のサージ等が入力された場合は、第１のダイオード７
５が順バイアスされる。その結果、サージはＰ形基板４
１を経て低電位電圧Ｖｓｓ　Ｋバイパスされる。このと
き、第３図に示すように、Ｎ形多結晶シリコン層１０２
からＰ形多結晶シリコン層１０１に向かって多量の電子
が注入される。

この電子はＰ形多結晶シリコン層１０１中を拡散し、Ｐ
形多孔質シリコン層１００に達する。Ｐ形多孔質シリコ
ン層１００は、Ｎ形多結晶シリコン層１０２やＰ形多結
晶シリコン層１０１に比べ、再結合準位を多く有してい
る。一般に、キャリアの再結合が行われる確立は、再結
合準位を介して再結合されるときに高くなる。すなわち
、再結合準位が多いほど、キャリアは再結合されやすく
なる。従って、Ｐ形多孔賞シリコン層１００において電
子の多くが再結合されるため、Ｐ形基板４１に注入され
、Ｎウェル１１１に達する電子の数が少なくなる。従っ
て、Ｎウェル１１１の電位変動が抑えられ、ラッチアッ
プの発生が防止できる。

なお、第３図において、ＥＣは伝導帯下縁のエネルギー
　Ｅｖは価電子帯止縁のエネルギー　ＥＦはフェルミ準
位、ＥＲは再結合準位、Ｅヨはバンドギャップである。

第４図にもとづいて、第１実施例の半導体装置の製造方
法について説明する。

第４図（ａ）に示すように、Ｐ形基板４１主面にＣＶＤ
により５ｉＮ（ｉｌ化シリコン）膜を形成させ、選択的
にエツチングを施す。エツチングした部分ＫＰ（リン）
などのイオン注入を行い熱拡散させ、Ｎウェル４４，４
５，１１１を形成する。その後、Ｐ形基板４１主面の５
ｉＮ（窒化シリコン）膜をエツチングにより除去する。

第４図缶）Ｋ示すように、Ｐ形基板４１主面ＫＣＶＤＫ
より５ｉＮ（ｉｉ化シリコン）膜を形成さぜ、選択的に
エツチングを施す。Ｐ形基板４１のエツチングした部分
を熱酸化させてシリコン酸化膜５２を形成する。その後
、Ｐ形基板４１主面のＳｉＮ＜’ｉｔｉ化シリコン）膜
をエツチングにより除去する。

そして、さらにＰ形基板４１に熱を加え、主面に薄い酸
化膜（絶縁膜４９）を形成させる。

第４図（ｃ）　Ｋ示すように、Ｎウェル４４，４５゜１
１１主面およびＰ形基板４１主面に選択的にＰ形不純物
としてのＢ（ボロン）およびＮ形不純物としてのＡｓ　
（ヒ素）のイオン注入を行う。そして、９００〜Ｌ００
０℃で１０〜２０分間熱を加え、注入したイオンを拡散
させ、Ｐ　膨拡散層１０９゜４３．４７，４８，１１２
，１１３，１２０およびＮ＋形拡散層４６，１１９，１
１４，１１５を形成する。

第４図（ｄ）　Ｋ示すように、Ｐ＋形拡散層１０９主面
上を除くＰ形基板４１主面上にマスク１０８を形成する
。その後、本装置全体をフッ素溶液中で陽極化成するこ
とにより、Ｐ　膨拡散層１０９からＰ形多孔實シリコン
層１００が形成される。

第４図（ｅ）に示すように、絶縁膜４９主面に多結晶シ
リコン層をＣＶＤにより形成後、Ｎ０Ｃ１，（オキシ塩
化リン）のイオン注入を行う。該多結晶シリコン層を選
択的にエツチングし多結晶シリコン層５１，１１６，１
１７を形成する。

第４図（ｆ）に示すように、Ｐ形多孔質シリコン層１０
０主面上にＰ形多結晶シリコン層１０１を形成する。次
に、Ｐ形多結晶シリコン層１０１主面上にＮ形多結晶シ
リコン層１０２を形成する。

最後に、第４図（ｇ）Ｋ示すように、アルミプリントに
より以下のような配線を施す。Ｎ形多結晶シリコン層１
０２の一端を入力線路５４に接続し、Ｎ形多結晶シリコ
ン層１０２の他端とＰ＋形拡散層４７と多結晶シリコン
層５１および０ＭＯ８のゲート電極である多結晶シリコ
ン層１１６，１１７を配Ｉ！１５８に接続する。Ｎ＋形
拡散層１１５とＰ＋形拡散層４３，４８，１２０を低電
位電圧Ｖ８８に接続し、Ｎ＋形拡散層４６，１１９およ
びＰ＋形拡散層１１２を電源電圧ＶＤＤ接続する。そし
て、ｒ膨拡散層１１４とＰ　膨拡散層１１３を出力端子
１１８に接続する。

以上のように、本実施例によれば、Ｐ形基板４１主面に
Ｐ形多孔質シリコン層１００を形成し、Ｐ形多孔質シリ
コン層１００主面ＫＰ形多結晶シリコン層１０１を介し
てＮ形多結晶シリコン層１０２を形成し、Ｎ形多結晶シ
リコン層１０２の一端を入力端子に接続し、他端を０Ｍ
Ｏ８のゲートに接続するようにした。そのため、Ｐ形基
板４１に注入され、ＮウェルＩＩＩＫ達する電子の数を
少なくすることができ・るので、チップ面積を増大させ
ることな（ラッチアップの発生−防止することができる
という効果が得られる。さらに、Ｎ形多結晶シリコン層
１０２とＰ形基板４１との関に絶縁層がないため、絶縁
破壊を起こすことがない。従って、入力抵抗としてのＮ
形多結晶シリコン層１０２のサージ耐量を低下させるこ
となく入力保護回路を構成することができる。

次に、＊５図から第７図に基づいて、第２０実施例につ
いて説明する。

第５図に、本実施例装置の断面を示す。４１はＰ形基板
であり、Ｐ形基板４１の主面には、Ｐ形Ｓ　Ｉ　ＰＯＳ
　（Ｓｅｍ１　Ｉｎｓｕｌａｔｉｎｇ　Ｐｏ１ｙｃｒｙ
ｓｔａｌｌｉｎｅＳｉｌｉｃｏｎ　）もしくはＰ形ＯＸ
　Ｓ　Ｅ　Ｆ　（Ｏｘｙｇｅｎ　ＤｏｐｅｄＳｉｌｉｃ
ｏｎ　Ｅｐｉｔａｘｉａｌ　Ｆｉｌｍ）によってＰ影領
域２００が形成される。なお、５ＩＰＯ８は、多結晶シ
リコン層をＣＶＤにより形成する際酸素雰囲気中で行う
ことによって形成される。そして、０ＸＳＥＰはエピタ
キシャル層に酸素をドーピングすることによって形成さ
れる。

また、Ｐ形基板４１の主面には、Ｐ＋形拡散層４３およ
び３つのＮウェル４４，４５，１１１が形成される。

Ｐ影領域２００主面には、Ｎ形多結晶シリコン層２０１
が形成される。Ｎ形多結晶シリコン層２０１の一端は入
力端子５４に接続され、他端は配＠５８ｅ’Ｃ接続され
ている。Ｐ＋形拡散層４３は低電位電圧Ｖａｇに接続さ
れている。

Ｎウェル４４の主面にはＰ　膨拡散層４７が形成され、
配＄５８に接続される。また、Ｎウェル４４の一端部に
は一部がＰ形基板４１と接するようにＮ＋形拡散層４６
が形成され、電源電圧ＶＤＤに接続されている。

Ｎウェル４５主面にはＰ　膨拡散層４８が形成され、Ｐ
　膨拡散層４８主面には絶縁膜４９を介して多結晶シリ
コン層５１が形成される。多結晶シリコン層５１は配［
５８に、Ｐ＋形拡散層４８は低電位電圧ＶＢ８にそれぞ
れ接続されている。

Ｎウェル１１１の主面には、Ｐ−ＭＯ８のソース、ドレ
ーンとしてのＰ　膨拡散層１１２，１１３が形成され、
さらＩＣＮ＋形拡散層１１９が形成される。Ｐ＋形拡散
層１１２およびＮ＋形拡散層１１９は電源電圧ＶＤＤに
接続される。また、Ｎウェル１１１の主面でＰ＋形拡散
層１１２および１１３に挟まれる位置に１絶縁膜４９を
介してゲート電極としての多結晶シリコン層１１６が形
成される。さらに、Ｐ形基板４１主面には、Ｎ−ＭＯ８
のドレーン、ソースとしてのＮ　膨拡散層１１４．１１
５が形成され、さらにＰ　膨拡散層１２０が形成される
。Ｐ　膨拡散層１２０およびＮ＋形拡散層１１５は低電
位電圧ＶｓｓＫ接続される。また、Ｐ形基板４１の主面
でＮ＋形拡散層１１４および１１５に挟まれる位置に、
絶縁膜４９ヲ介してゲート電極としての多結晶シリコン
層１１７が形成される。Ｐ　膨拡散層１１３およびＮ＋
形拡散層１１４は出力端子１１８に接続される。また、
多結晶シリコン層１１６，１１７は配線５８Ｋｍ！続さ
れる。５２は素子分離領域としてのシリコン酸化膜であ
る。

上記構造の半導体装置を等価回路で示すと第６図のよう
になる。Ｎ形多結晶シリコン層２０１の内部抵抗により
抵抗８３が形成される。Ｎ形多結晶シリコン層２０１と
Ｐ影領域２０１とのＰＮ接合により第１のダイオード８
５が構成され、Ｎウェル４４とＰ　膨拡散層４７とのＰ
Ｎ接合により第２のダイオード５６が構成される。また
、下部電極としてのＰ＋形拡散層４８、絶縁膜４９およ
び上部電極としての多結晶シリコン層５１かうなるＭＯ
８キャパシタによりコンデンサ５７が構成される。また
、コンデンサ５７と抵抗５３によりフィルター回路が構
成される。

０ＭＯ８を構成するＮ−ＭＯ８とＰ−ＭＯ８の両ゲート
１１Ｌ極は配線５８に並列に接続される。また、０ＭＯ
８を構成するＮ−ＭＯＳとＰ−ＭＯ８の両ドレーンの接
続点は出力端子１１８に接続される。

そして、通常の動作時には、入力端子５４から入力され
た信号は、抵抗５３を介して０ＭＯ８のゲート電極であ
る多結晶シリコン層１１６，１１７に伝わる。このとき
、第１のダイオード８５および第２のダイオ−′ド５６
は、ともに逆バイアスされていて非導通状態になってい
る。

また、入力端子５４から電源電圧ＶＤＤよりも高い電圧
のサージが入力された場合は、第２のダイオード５６が
順バイアスされる。その結果、サージはＮウェル４４を
経て電源電圧ＶＤＤ　Ｋバイパスされる。

次に、入力端子５４から低電位電圧Ｖｓｓよりも低い電
圧のサージが入力された場合は、第１のダイオード８５
が順バイアスされる。その結果、サージはＰ形基板４１
を経て低電位電圧Ｖ８Ｓにバイパスされる。このときの
エネルギー状態を第７図に示す。一般に、５ｒｐｏｓま
たは０ＸＳＥＦのバンドギャップはＳｉ（シリコン）の
バンドギャップよりも大きい。すなわち、Ｐ影領域２０
０のバンドギャップＥｇｐはＮ形多結晶シリコン層２０
１のバンドギャップＥｇＮ　（ＥｇＮ　＝　１．１　ｅ
Ｖ　）よりも大きい。従って、Ｐ影領域２００とＮ形多
結晶シリコン層２０１の接合が順バイアスされたとき、
電子にとってはエネルギー障壁は、Ｐ影領域とＮ影領域
のバンドギャップが等しい場合に比べて高くなる。その
結果、Ｎ形多結晶シリコン層２０１からＰ影領域２００
に注入される電子が少なくなり、Ｐ形基板４１に注入さ
れ、ＮウェルＩＩＩＫ達する電子の数も少なくなる。従
って、Ｎウェル１１１の電位変動が抑えられ、ラッチア
ップの発生が防止できるー。

以上のよ５に、本実施例によれば、Ｐ形基板４１主面に
８ＩＰＯ８または０Ｘ８ＥＦからなるＰ形領域２００を
形成し、Ｐ影領域２００主１１ＫＮ形多結晶シリコン層
２０１を形成し、Ｎ形多結晶シリコン層２０１の一端を
入力端子に接続し、多鴻を０ＭＯ８のゲートに接続する
よう圧した。そのため、Ｐ形基板４１に注入され、Ｎウ
ェル１１１に達する電子の数を少な（することができる
ので、チップ面積を増大させることな（ランチアップの
発生←防止することができるという効果が得られる。さ
らに、Ｎ形多結晶シリコン層１０２とＰ形基板４１との
間に絶縁層がないため、絶縁破壊を起こすことがない。

従つ【、入力抵抗としてのＮ形多結晶シリコン’＃　２
０１のサージ耐量を低下さセることなく入力保護回路を
構成することができる。

なお上記二つの実施例において、半導体の導電形はこれ
らに限るものではない。すなわち、Ｎ形基板主面ＫＮ形
多孔質シリコン層、Ｎ形５ＩＰＯ８層もしくはＮ形０Ｘ
ＳＥＦ層を形成し、これらＮ影領域主面ＫＰ形領域を形
成するようにしてもよい。

また、上記二つの実施例では、内部回路とじて０ＭＯ８
を適用したが、他の素子を使った論理回路等でもよい。

さらに、配騨５８を０ＭＯ８のゲート電極と接続させた
が、配）＠５８は内部回路のいずれかの入力端子に接続
されていればよい。

〈発明の効果〉 以上のように本発明によると、第１導電形の半導体基板
主面に、第１導電形領域を設け、第１導電形領域の主面
に第２導電形領域を設け、第２導電形領域の一端に入力
端子を接続し、多端に半導体基板主面に形成された論理
回路を接続するようにした。そして、第１導電形領域の
再結合単位を第２導電形領域の再結合準位よりも多い材
料で形成し、または第１導電形領域のバンドギャップを
第２導電形領域のバンドギャップよりも大きくするよう
にした。そのため、第２導電形領域と第１導電形領域が
順バイアスされたとき、第２導電形領域の多数キャリア
が半導体基板に注入されることを抑えることができる。

その結果、第２導電形領域と論理回路との距離を短くし
て回路を集積化しつつ、ラッチアップの発生を防止する
ことができるという効果が得られる。さらに、本発明で
は第１導電形の基板と第２導電形の第２の領域との関Ｋ
ＩＦ！嶽層を形成しないため、サージ耐量を低下させる
ことな（入力保護回路を形成することができる。

【図面の簡単な説明】

第１図は第１の実施例の構成を示す断面図、第２図は第
１の実施例の等価回路囚、第３図は′ｓｌの実施例のバ
ンド図、第４図は第１実施例の製造方法を示す断面図、
第５図は第２の実施例の構成を示す断面図、第６図は第
２の実施例の等価回路図、第７図は第２め実施例のバン
ド図、第８図は第１の従来例の構成を示す断面図、第９
図は第１の従来例の等価回路図、第１０図は第２の従来
例の構成を示す断面図、第１１図は第２の従来例の等価
回路図、である。 ４１・・・Ｐ形基板、１ｏｏ・・・Ｐ形多孔質シリコン
層、１０２，２０１・・・Ｎ形多結晶シリコン層、２０
０・・・Ｐ　影領域、５４・・・入力端子特許出願人　
日産自動車株式会社 ＩＩ　図 １１２図 Ｐ 第４ 図 （Ｃ） 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　第１導電形の半導体基板と、 前記半導体基板主面に形成された第１導電形の第１の領
   域と、 前記第１の領域主面に形成された第２導電形の第２の領
   域と、 前記第２の領域の一端に接続される入力端子と、前記第
   ２の領域の他端に接続され、前記半導体基板主面に形成
   された内部回路と、 を備え、 前記第１の領域は、 前記第２の領域のバンドギャップよりも大きいバンドギ
   ャップを有するか、 もしくは前記第２の領域の有する再結合準位よりも多く
   の再結合準位を有することを特徴とする半導体装置。