JPH0435092B2 - - Google Patents
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- Publication number
- JPH0435092B2 JPH0435092B2 JP59269384A JP26938484A JPH0435092B2 JP H0435092 B2 JPH0435092 B2 JP H0435092B2 JP 59269384 A JP59269384 A JP 59269384A JP 26938484 A JP26938484 A JP 26938484A JP H0435092 B2 JPH0435092 B2 JP H0435092B2
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- supplied
- period
- pulse
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 22
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
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- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は等間隔のパルス列として外部から供
給されるシンク・データを検出するシンク・デイ
テクタ回路に係り、特に磁気デイスク装置等に適
用して好適なシンク・デイテクタ回路に関する。
給されるシンク・データを検出するシンク・デイ
テクタ回路に係り、特に磁気デイスク装置等に適
用して好適なシンク・デイテクタ回路に関する。
一般に、磁気デイスクの各トラツクの各シン
ク・フイールドには、MFM（倍密度）記録方式
の場合、12バイト分の16進数で“00”のシンク・
データが書き込まれており、各シンク・フイール
ドからシリアルに読み出されたシンク・データは
等間隔のパルス列となる。このシンク・データは
主に磁気デイスク装置に設けられたPLL（位相同
期化ループ）回路を利用したVFO（可変周波数発
信器）データ・セパレータ回路の同期用に使用さ
れ、磁気デイスク装置には前記VFO・データ・
セパレータ回路へシンク・データの到来を知らせ
るシンク・デイテクタ回路が設けられている。
ク・フイールドには、MFM（倍密度）記録方式
の場合、12バイト分の16進数で“00”のシンク・
データが書き込まれており、各シンク・フイール
ドからシリアルに読み出されたシンク・データは
等間隔のパルス列となる。このシンク・データは
主に磁気デイスク装置に設けられたPLL（位相同
期化ループ）回路を利用したVFO（可変周波数発
信器）データ・セパレータ回路の同期用に使用さ
れ、磁気デイスク装置には前記VFO・データ・
セパレータ回路へシンク・データの到来を知らせ
るシンク・デイテクタ回路が設けられている。
ところで、従来の磁気デイスク装置に設けられ
たシンク・デイテクタ回路はIC回路によつて構
成されたリトリガブル・モノステーブル・マルチ
バイブレータと、このマルチバイブレータの出力
パルス幅を決定する外付コンデンサと、外付抵抗
とから構成されていた。この場合、シンク・デー
タがマルチバイブレータのトリガ入力端子へ供給
されるように構成し、このマルチバイブレータが
シンク・データの最初のパルスによつてトリガさ
れた後、一定周期毎に到来するシンク・データの
パルス列によつて順次リトリガされるようにコン
デンサと抵抗の各値を決定し、そして、マルチバ
イブレータの出力が所定時間アクテイブとなつた
か否かでシンク・データの到来を検出していた。
しかしながら、コンデンサと、抵抗の各値によつ
て定まる時定数が周囲温度の変動や経年変化など
によつて変動してしまうと、上述したシンク・デ
ータの検出が確実に行なわれなくなる恐れがあ
り、信頼性に欠けるという問題があつた。
たシンク・デイテクタ回路はIC回路によつて構
成されたリトリガブル・モノステーブル・マルチ
バイブレータと、このマルチバイブレータの出力
パルス幅を決定する外付コンデンサと、外付抵抗
とから構成されていた。この場合、シンク・デー
タがマルチバイブレータのトリガ入力端子へ供給
されるように構成し、このマルチバイブレータが
シンク・データの最初のパルスによつてトリガさ
れた後、一定周期毎に到来するシンク・データの
パルス列によつて順次リトリガされるようにコン
デンサと抵抗の各値を決定し、そして、マルチバ
イブレータの出力が所定時間アクテイブとなつた
か否かでシンク・データの到来を検出していた。
しかしながら、コンデンサと、抵抗の各値によつ
て定まる時定数が周囲温度の変動や経年変化など
によつて変動してしまうと、上述したシンク・デ
ータの検出が確実に行なわれなくなる恐れがあ
り、信頼性に欠けるという問題があつた。
この発明は上述した事情に鑑み、周囲温度の変
動や経年変化に影響されない信頼性の高いシン
ク・デイテクタ回路を提供することを目的として
いる。
動や経年変化に影響されない信頼性の高いシン
ク・デイテクタ回路を提供することを目的として
いる。
この発明は外部から供給されるシリアル・デー
タが所定周期の所定パルス数以上のパルス列によ
つて構成されるシンク・データであるか否かを検
出するシンク・デイテクタ回路において、前記所
定周期と同一周期の基準クロツク・パルスを発生
するクロツクパルス発生手段と、前記基準クロツ
クパルスが“Ｈ”レベルとなつている各期間に
各々対応して前記シリアル・データの各パルスが
供給された場合に能動信号を出力する第１の論理
回路と、前記基準クロツクパルスが“Ｌ”レベル
となつている各期間に各々対応して前記シリアル
データの各パルスが供給された場合に能動信号を
出力する第２の論理回路と、前記第１または第２
の論理回路から能動信号が供給されている期間内
において前記基準クロツクパルスのパルス数を計
数する計数手段と、前記計数手段の計数結果が所
定数に達したか否かを判別する判別手段とを具備
することを特徴としている。
タが所定周期の所定パルス数以上のパルス列によ
つて構成されるシンク・データであるか否かを検
出するシンク・デイテクタ回路において、前記所
定周期と同一周期の基準クロツク・パルスを発生
するクロツクパルス発生手段と、前記基準クロツ
クパルスが“Ｈ”レベルとなつている各期間に
各々対応して前記シリアル・データの各パルスが
供給された場合に能動信号を出力する第１の論理
回路と、前記基準クロツクパルスが“Ｌ”レベル
となつている各期間に各々対応して前記シリアル
データの各パルスが供給された場合に能動信号を
出力する第２の論理回路と、前記第１または第２
の論理回路から能動信号が供給されている期間内
において前記基準クロツクパルスのパルス数を計
数する計数手段と、前記計数手段の計数結果が所
定数に達したか否かを判別する判別手段とを具備
することを特徴としている。
外部から供給されるシリアル・データのパルス
周期がシンク・データのパルス周期に一致してい
る期間において、第１の論理回路または第２の論
理回路から計数手段へ能動信号が供給され、この
能動信号が供給されている期間内において計数手
段が基準クロツクパルスのパルス数を計数するこ
とにより、前記シリアルデータのパルス周期がシ
ンク・データのパルス周期に一致している期間内
におけるシリアルデータのパルス数に対応した値
が計数される。そして、計数手段によつて計数さ
れたパルス数が所定のパルス数に達した場合、こ
れが判別手段によつて判別され、この時点で、外
部から供給されたシリアルデータがシンクデータ
であつたことが検出される。
周期がシンク・データのパルス周期に一致してい
る期間において、第１の論理回路または第２の論
理回路から計数手段へ能動信号が供給され、この
能動信号が供給されている期間内において計数手
段が基準クロツクパルスのパルス数を計数するこ
とにより、前記シリアルデータのパルス周期がシ
ンク・データのパルス周期に一致している期間内
におけるシリアルデータのパルス数に対応した値
が計数される。そして、計数手段によつて計数さ
れたパルス数が所定のパルス数に達した場合、こ
れが判別手段によつて判別され、この時点で、外
部から供給されたシリアルデータがシンクデータ
であつたことが検出される。
第１図はこの発明の一実施例をソフト・セレク
タ方式の磁気デイスク装置に適用した場合の構成
を示すブロツク図である。
タ方式の磁気デイスク装置に適用した場合の構成
を示すブロツク図である。
図において１はクロツクパルスφ1およびこの
クロツクパルスφ1と逆相のクロツクパルスφ2を
発生するクロツクパルス発生回路であり、本実施
例においては磁気デイスクにデータを書き込む際
に使用されるクロツクパルス発生回路を兼用して
用いている。したがつてクロツクパルスφ1，φ2
の周期は磁気デイスクのシンク・フイールドに書
き込まれたシンク・データのパルス周期と同一で
ある。このクロツクパルス発生回路１で発生した
クロツクパルスφ1およびφ2はＤ型フリツプ・フ
ロツプ（以下、DFFと略称する）２，３の各入
力端Ｄへ各々供給される。DFF２および３の各
クロツク端子CKには磁気デイスクから読み出さ
れたリード・データRDが各々供給される。ま
た、DFF２の出力はDFF３のリセツト端子Ｒ
へ供給され、DFF３の出力はDFF２のリセツ
ト端子Ｒへ供給され、さらに、DFF２および３
の各Ｑ出力はオアゲート４を介してアンドゲート
５の一方の入力端とエツジ検出回路６へ供給され
る。エツジ検出回路６はDFF２またはDFF３の
Ｑ出力の立ち上りエツジを検出し、その時点で非
同期カウンタ７のクリア入力端子CLRへクリア
信号を供給するものである。アンドゲート５の他
方の入力端にはクロツクパルス発生回路１からク
ロツクパルスφ1が供給されており、DFF２また
はDFF３のＱ出力が“Ｈ”レベルとなつてアン
ドゲート５が開状態となつた場合、クロツクパル
スφ1がアンドゲート５を介してカウンタ７へ供
給されるようになつている。カウンタ７はアンド
ゲート５を介して供給されるクロツクパルスφ1
のパルス数をカウントするもので、そのカウント
値はコンパレータ８へ供給されるようになつてい
る。コンパレータ８はカウンタ７から供給される
カウント値と予め設定された所定値とを比較する
もので、これらが一致した時点で一致信号Ｓを出
力する。なお、図において９はDFF２および３
の各セツト端子Ｓへ“Ｈ”レベルの信号を供給す
るプルアツプ抵抗である。
クロツクパルスφ1と逆相のクロツクパルスφ2を
発生するクロツクパルス発生回路であり、本実施
例においては磁気デイスクにデータを書き込む際
に使用されるクロツクパルス発生回路を兼用して
用いている。したがつてクロツクパルスφ1，φ2
の周期は磁気デイスクのシンク・フイールドに書
き込まれたシンク・データのパルス周期と同一で
ある。このクロツクパルス発生回路１で発生した
クロツクパルスφ1およびφ2はＤ型フリツプ・フ
ロツプ（以下、DFFと略称する）２，３の各入
力端Ｄへ各々供給される。DFF２および３の各
クロツク端子CKには磁気デイスクから読み出さ
れたリード・データRDが各々供給される。ま
た、DFF２の出力はDFF３のリセツト端子Ｒ
へ供給され、DFF３の出力はDFF２のリセツ
ト端子Ｒへ供給され、さらに、DFF２および３
の各Ｑ出力はオアゲート４を介してアンドゲート
５の一方の入力端とエツジ検出回路６へ供給され
る。エツジ検出回路６はDFF２またはDFF３の
Ｑ出力の立ち上りエツジを検出し、その時点で非
同期カウンタ７のクリア入力端子CLRへクリア
信号を供給するものである。アンドゲート５の他
方の入力端にはクロツクパルス発生回路１からク
ロツクパルスφ1が供給されており、DFF２また
はDFF３のＱ出力が“Ｈ”レベルとなつてアン
ドゲート５が開状態となつた場合、クロツクパル
スφ1がアンドゲート５を介してカウンタ７へ供
給されるようになつている。カウンタ７はアンド
ゲート５を介して供給されるクロツクパルスφ1
のパルス数をカウントするもので、そのカウント
値はコンパレータ８へ供給されるようになつてい
る。コンパレータ８はカウンタ７から供給される
カウント値と予め設定された所定値とを比較する
もので、これらが一致した時点で一致信号Ｓを出
力する。なお、図において９はDFF２および３
の各セツト端子Ｓへ“Ｈ”レベルの信号を供給す
るプルアツプ抵抗である。
次に、上述した構成のシンク・デイテクタ回路
の動作について第２図を参照して説明する。第２
図は磁気デイスクのトラツク・フオーマツトと、
トラツク上のGap（ギヤツプ）、Sync（シンク・フ
イールド）、AM（アドレスマーク）に各々書き込
まれているデータ・パターンと、データ・パター
ンに対応して示したMFM記録方式によるリード
データRDと、本実施例のシンク・デイテクタ回
路の各部の波形との関係を示すタイミングチヤー
トである。なお、図に示すように、MFM記録方
式において、ギヤツプには16進数の“4E”が記
録され、アドレスマークの先頭にはミツシング・
クロツク（図にＭで示す）を含む16進数の“A1”
が記録されている。また、図においてリードデー
タRDのパルス列に沿つて記入されている符号Ｃ
はクロツクパルスを、符号Ｄはデータ・パルスを
示している。
の動作について第２図を参照して説明する。第２
図は磁気デイスクのトラツク・フオーマツトと、
トラツク上のGap（ギヤツプ）、Sync（シンク・フ
イールド）、AM（アドレスマーク）に各々書き込
まれているデータ・パターンと、データ・パター
ンに対応して示したMFM記録方式によるリード
データRDと、本実施例のシンク・デイテクタ回
路の各部の波形との関係を示すタイミングチヤー
トである。なお、図に示すように、MFM記録方
式において、ギヤツプには16進数の“4E”が記
録され、アドレスマークの先頭にはミツシング・
クロツク（図にＭで示す）を含む16進数の“A1”
が記録されている。また、図においてリードデー
タRDのパルス列に沿つて記入されている符号Ｃ
はクロツクパルスを、符号Ｄはデータ・パルスを
示している。
そして、まず、初期状態においてDFF２およ
び３の各Ｑ出力は共“Ｌ”レベルとなつており、
またアンドゲート５は閉状態となつており、さら
にカウンタ７のカウント値はクリアされている。
この状態において、第２図に示すようにDFF２
の入力端Ｄへ供給されるクロツクパルスφ1が
“Ｈ”レベルとなつている各期間毎に、同じDFF
２のクロツク端子CKへシンク・フイールドから
読み出されたリード・データRDの各クロツクパ
ルスＣが順次到来すると、DFF２のＱ出力が連
続的に“Ｈ”レベルとなる。この場合、DFF２
の出力が“Ｈ”レベルとなつている期間において
は、DFF２の出力端から“Ｌ”レベルの信号
がDFF３のリセツト端子Ｒへ供給されているた
め、DFF３の動作が規制され、DFF３のＱ出力
は、“Ｌ”レベルに固定されている。そして、
DFF２のＱ出力が“Ｈ”レベルとなつている期
間において、このDFF２の“Ｈ”レベルのＱ出
力がオアゲート４を介してアンドゲート５の一方
の入力端へ供給され、この期間において、アンド
ゲート５の他方の入力端へ供給されるクロツクパ
ルスφ1が順次カウンタ７へ供給される。次いで、
カウンタ７がアンドゲート５を介して供給される
クロツクパルスφ1のパルス数をカウントし、そ
のカウント値を順次コンパレータ８へ供給する。
そして、カウント値が所定値に達した時点で、コ
ンパレータ８が一致信号Ｓを出力する。なお、こ
の一致信号Ｓは磁気デイスク装置のVFOデー
タ・セパレータ回路の同期動作を制御する信号と
して利用される。
び３の各Ｑ出力は共“Ｌ”レベルとなつており、
またアンドゲート５は閉状態となつており、さら
にカウンタ７のカウント値はクリアされている。
この状態において、第２図に示すようにDFF２
の入力端Ｄへ供給されるクロツクパルスφ1が
“Ｈ”レベルとなつている各期間毎に、同じDFF
２のクロツク端子CKへシンク・フイールドから
読み出されたリード・データRDの各クロツクパ
ルスＣが順次到来すると、DFF２のＱ出力が連
続的に“Ｈ”レベルとなる。この場合、DFF２
の出力が“Ｈ”レベルとなつている期間において
は、DFF２の出力端から“Ｌ”レベルの信号
がDFF３のリセツト端子Ｒへ供給されているた
め、DFF３の動作が規制され、DFF３のＱ出力
は、“Ｌ”レベルに固定されている。そして、
DFF２のＱ出力が“Ｈ”レベルとなつている期
間において、このDFF２の“Ｈ”レベルのＱ出
力がオアゲート４を介してアンドゲート５の一方
の入力端へ供給され、この期間において、アンド
ゲート５の他方の入力端へ供給されるクロツクパ
ルスφ1が順次カウンタ７へ供給される。次いで、
カウンタ７がアンドゲート５を介して供給される
クロツクパルスφ1のパルス数をカウントし、そ
のカウント値を順次コンパレータ８へ供給する。
そして、カウント値が所定値に達した時点で、コ
ンパレータ８が一致信号Ｓを出力する。なお、こ
の一致信号Ｓは磁気デイスク装置のVFOデー
タ・セパレータ回路の同期動作を制御する信号と
して利用される。
次に、DFF２のクロツク端子CKへアドレスマ
ークの１ビツト目のデータ・パルスＤが供給され
ると、この時点においてDFF２の入力端Ｄには
“Ｌ”レベルのクロツクパルスφ1が供給されてい
るためDFF２のＱ出力は“Ｌ”レベルとなり、
この結果、アンドゲート５が閉状態となり、カウ
ンタ７へクロツクパルスφ1が供給されなくなる。
また、DFF２のＱ出力が“Ｌ”レベルとなつた
時点において、この立ち下りエツジがエツジ検出
回路６によつて検出され、エツジ検出回路６がカ
ウンタ７のクリア端子CLRへクリア信号を供給
する。これにより、カウン７のカウンタ値がクリ
アされる。
ークの１ビツト目のデータ・パルスＤが供給され
ると、この時点においてDFF２の入力端Ｄには
“Ｌ”レベルのクロツクパルスφ1が供給されてい
るためDFF２のＱ出力は“Ｌ”レベルとなり、
この結果、アンドゲート５が閉状態となり、カウ
ンタ７へクロツクパルスφ1が供給されなくなる。
また、DFF２のＱ出力が“Ｌ”レベルとなつた
時点において、この立ち下りエツジがエツジ検出
回路６によつて検出され、エツジ検出回路６がカ
ウンタ７のクリア端子CLRへクリア信号を供給
する。これにより、カウン７のカウンタ値がクリ
アされる。
上述した動作は、DFF２の入力端Ｄへ供給さ
れるクロツクパルスφ1が“Ｈ”レベルとなつて
いる各期間毎に、DFF２のクロツク端子CKへシ
ンク・フイールドから読み出されたリード・デー
タRDの各クロツクパルスＣが順次到来した場合
の動作であるが、リード・データRDの各クロツ
クパルスＣがクロツクパルスφ1に対して半周期
ずれて順次到来した場合は、上述したDFF２の
動作をDFF３が行なう以外は全く同様に動作す
る。また、カウンタ７はシンク・フイールド以外
のリード・データRDがDFF２および３の各クロ
ツク端子CKへ供給されている際においても計数
動作を行なう。しかし、シンク・フイールド以外
の個所から読み出されたリード・データRDはシ
ンク・フイールドの各クロツクパルスＣのように
等間隔の所定パルス数のパルス列とはならないた
め、カウンタ７のカウント値はコンパレータ８に
予め設定された所定値に達する以前にクリアされ
てしまう。したがつて、前記所定値を適宜な値と
することにより、シンク・フイールド以外の個所
から読み出された等間隔のパルス列を誤つてシン
ク・データとして検出してしまうことはない。
れるクロツクパルスφ1が“Ｈ”レベルとなつて
いる各期間毎に、DFF２のクロツク端子CKへシ
ンク・フイールドから読み出されたリード・デー
タRDの各クロツクパルスＣが順次到来した場合
の動作であるが、リード・データRDの各クロツ
クパルスＣがクロツクパルスφ1に対して半周期
ずれて順次到来した場合は、上述したDFF２の
動作をDFF３が行なう以外は全く同様に動作す
る。また、カウンタ７はシンク・フイールド以外
のリード・データRDがDFF２および３の各クロ
ツク端子CKへ供給されている際においても計数
動作を行なう。しかし、シンク・フイールド以外
の個所から読み出されたリード・データRDはシ
ンク・フイールドの各クロツクパルスＣのように
等間隔の所定パルス数のパルス列とはならないた
め、カウンタ７のカウント値はコンパレータ８に
予め設定された所定値に達する以前にクリアされ
てしまう。したがつて、前記所定値を適宜な値と
することにより、シンク・フイールド以外の個所
から読み出された等間隔のパルス列を誤つてシン
ク・データとして検出してしまうことはない。
上述した一実施例によれば、従来のリトリガブ
ル・モノステーブル・マルチバイブレータを用い
たシンク・デイテクタ回路のようにコンデンサと
抵抗からなるCR時定数回路を使用せずに、論理
回路のみによつて構成することができるので、周
囲温度の変動や経年変化などの影響を受けること
がなくなり、また、クロツクパルス発生手段とし
て磁気デイスクにデータを書き込む際に使用され
るクロツクパルス発生回路１を兼用して用いたの
で、簡単かつ安価に構成することができる。
ル・モノステーブル・マルチバイブレータを用い
たシンク・デイテクタ回路のようにコンデンサと
抵抗からなるCR時定数回路を使用せずに、論理
回路のみによつて構成することができるので、周
囲温度の変動や経年変化などの影響を受けること
がなくなり、また、クロツクパルス発生手段とし
て磁気デイスクにデータを書き込む際に使用され
るクロツクパルス発生回路１を兼用して用いたの
で、簡単かつ安価に構成することができる。
以上説明したように、この発明によれば、シン
ク・データと同一周期の基準クロツク・パルスを
発生するクロツクパルス発生手段と、前記基準ク
ロツクパルスが“Ｈ”レベルとなつている各期間
に各々対応して外部からシリアル・データの各パ
ルスが供給された場合に能動信号を出力する第１
の論理回路と、前記基準クロツクパルスが“Ｌ”
レベルとなつている各期間に各々対応して前記シ
リアルデータの各パルスが供給された場合に能動
信号を出力する第２の論理回路と、前記前記第１
または第２の論理回路から能動信号が供給されて
いる期間内において前記基準クロツクパルスのパ
ルス数を計数する計数手段と、前記計数手段の計
数結果が所定数に達したか否かを判別する判別手
段とを設けたので、コンデンサと抵抗からなる
CR時定数回路を有した従来のシンク・デイテク
タ回路と比較して、周囲温度の変動や経年変化な
どの影響を受けることがなくなり、安定した動作
が得られて信頼性の向上が図られる利点が得られ
る。
ク・データと同一周期の基準クロツク・パルスを
発生するクロツクパルス発生手段と、前記基準ク
ロツクパルスが“Ｈ”レベルとなつている各期間
に各々対応して外部からシリアル・データの各パ
ルスが供給された場合に能動信号を出力する第１
の論理回路と、前記基準クロツクパルスが“Ｌ”
レベルとなつている各期間に各々対応して前記シ
リアルデータの各パルスが供給された場合に能動
信号を出力する第２の論理回路と、前記前記第１
または第２の論理回路から能動信号が供給されて
いる期間内において前記基準クロツクパルスのパ
ルス数を計数する計数手段と、前記計数手段の計
数結果が所定数に達したか否かを判別する判別手
段とを設けたので、コンデンサと抵抗からなる
CR時定数回路を有した従来のシンク・デイテク
タ回路と比較して、周囲温度の変動や経年変化な
どの影響を受けることがなくなり、安定した動作
が得られて信頼性の向上が図られる利点が得られ
る。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図は同実施例の動作を説明するため
のタイミング・チヤートである。 １……クロツクパルス発生回路、２，３……Ｄ
型フリツプフロツプ、４……オアゲート、５……
アンドゲート、６……エツジ検出回路、７……非
同期カウンタ、８……コンパレータ。
ツク図、第２図は同実施例の動作を説明するため
のタイミング・チヤートである。 １……クロツクパルス発生回路、２，３……Ｄ
型フリツプフロツプ、４……オアゲート、５……
アンドゲート、６……エツジ検出回路、７……非
同期カウンタ、８……コンパレータ。
Claims (1)
- １ 外部から供給されるシリアル・データが所定
周期の所定パルス数以上のパルス列によつて構成
されるシンク・データであるか否かを検出するシ
ンク・デイテクタ回路において、前記所定周期と
同一周期の基準クロツク・パルスを発生するクロ
ツクパルス発生手段と、前記基準クロツクパルス
が“Ｈ”レベルとなつている各期間に各々対応し
て前記シリアル・データの各パルスが供給された
場合に能動信号を出力する第１の論理回路と、前
記基準クロツクパルスが“Ｌ”レベルとなつてい
る各期間に各々対応して前記シリアルデータの各
パルスが供給された場合に能動信号を出力する第
２の論理回路と、前記第１または第２の論理回路
から能動信号が供給されている期間内において前
記基準クロツクパルスのパルス数を計数する計数
手段と、前記計数手段の計数結果が所定数に達し
たか否かを判別する判別手段とを具備することを
特徴とするシンク・デイテクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269384A JPS61146032A (ja) | 1984-12-20 | 1984-12-20 | シンク・デイテクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269384A JPS61146032A (ja) | 1984-12-20 | 1984-12-20 | シンク・デイテクタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146032A JPS61146032A (ja) | 1986-07-03 |
| JPH0435092B2 true JPH0435092B2 (ja) | 1992-06-10 |
Family
ID=17471653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269384A Granted JPS61146032A (ja) | 1984-12-20 | 1984-12-20 | シンク・デイテクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146032A (ja) |
-
1984
- 1984-12-20 JP JP59269384A patent/JPS61146032A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61146032A (ja) | 1986-07-03 |
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