JPH04350962A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04350962A JPH04350962A JP3123902A JP12390291A JPH04350962A JP H04350962 A JPH04350962 A JP H04350962A JP 3123902 A JP3123902 A JP 3123902A JP 12390291 A JP12390291 A JP 12390291A JP H04350962 A JPH04350962 A JP H04350962A
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数種類の容量素子を組
み込んだ半導体集積回路に関する。
み込んだ半導体集積回路に関する。
【０００２】
【従来の技術】バイポーラ型集積回路に組み込まれる容
量素子として、ＰＮ接合を利用するもの、酸化膜（Ｓｉ
Ｏ２）や窒化膜（ＳｉＮ）を利用するものが知られてい
る。前者は構造が簡単である特徴を有し、後者は単位面
積当りの容量値を大きくできる利点を有する。そのため
微細化を押し進めた半導体装置では後者が多用されてい
る。
量素子として、ＰＮ接合を利用するもの、酸化膜（Ｓｉ
Ｏ２）や窒化膜（ＳｉＮ）を利用するものが知られてい
る。前者は構造が簡単である特徴を有し、後者は単位面
積当りの容量値を大きくできる利点を有する。そのため
微細化を押し進めた半導体装置では後者が多用されてい
る。
【０００３】後者の代表的な構造を図３に示す。即ち、
半導体基板（１）上のエピタキシャル層を分離した島領
域（２）内に、Ｎ＋型拡散領域を形成して下部電極（３
）とし、ＳｉＯ２又はＳｉＮから成る誘電体薄膜（４）
上にＡｌ配線で上部電極（５）を形成したものである（
例えば、特公昭６１−２４８２５号公報）。尚、（６）
はＮ＋埋め込み層、（７）はＰ＋分離領域、（８）はＡ
ｌ電極、（９）は酸化膜である。また、前記下部電極（
３）としては、直列抵抗分を下げるため、および工程の
共用化の点でＮＰＮトランジスタのエミッタ拡散が使わ
れている。
半導体基板（１）上のエピタキシャル層を分離した島領
域（２）内に、Ｎ＋型拡散領域を形成して下部電極（３
）とし、ＳｉＯ２又はＳｉＮから成る誘電体薄膜（４）
上にＡｌ配線で上部電極（５）を形成したものである（
例えば、特公昭６１−２４８２５号公報）。尚、（６）
はＮ＋埋め込み層、（７）はＰ＋分離領域、（８）はＡ
ｌ電極、（９）は酸化膜である。また、前記下部電極（
３）としては、直列抵抗分を下げるため、および工程の
共用化の点でＮＰＮトランジスタのエミッタ拡散が使わ
れている。
【０００４】近年、誘電体薄膜（４）を形成するための
熱処理によるエミッタ領域の再拡散とばらつきを避ける
ため、誘電体薄膜（４）を形成した後にエミッタ拡散を
行う試みが成されている。また、バイポーラ素子とＭＯ
Ｓ素子とを混在したＢｉ−ＣＭＯＳ集積回路では、ＭＯ
Ｓ素子と上記容量素子の後者の構造とが近似しているた
め、誘電体薄膜（４）にゲート酸化膜を、上部電極（５
）にゲート電極を利用し、且つＮｃｈＭＯＳのソース・
ドレイン領域をエミッタ拡散で形成する試みが成されて
いる。すると、両者共に誘電体薄膜（４）を形成してか
らエミッタ拡散を行うため、下部電極（３）としてはエ
ミッタ以前の工程、例えばＮＰＮトランジスタのコレク
タ低抵抗領域等を利用することになる。
熱処理によるエミッタ領域の再拡散とばらつきを避ける
ため、誘電体薄膜（４）を形成した後にエミッタ拡散を
行う試みが成されている。また、バイポーラ素子とＭＯ
Ｓ素子とを混在したＢｉ−ＣＭＯＳ集積回路では、ＭＯ
Ｓ素子と上記容量素子の後者の構造とが近似しているた
め、誘電体薄膜（４）にゲート酸化膜を、上部電極（５
）にゲート電極を利用し、且つＮｃｈＭＯＳのソース・
ドレイン領域をエミッタ拡散で形成する試みが成されて
いる。すると、両者共に誘電体薄膜（４）を形成してか
らエミッタ拡散を行うため、下部電極（３）としてはエ
ミッタ以前の工程、例えばＮＰＮトランジスタのコレク
タ低抵抗領域等を利用することになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記コ
レクタ低抵抗領域は、いずれも製造工程の前半から中盤
にかけて形成するものであり、エミッタ拡散程表面濃度
を上げることは困難である。そのため容量素子の直列抵
抗が増大し、Ｑの周波数特性が悪化する欠点がある。
レクタ低抵抗領域は、いずれも製造工程の前半から中盤
にかけて形成するものであり、エミッタ拡散程表面濃度
を上げることは困難である。そのため容量素子の直列抵
抗が増大し、Ｑの周波数特性が悪化する欠点がある。
【０００６】これを改善すべく、容量素子の底部にＮ＋
型埋め込み層（６）を配置するが、今度はＮ＋型埋め込
み層（６）と基板（１）とのＰＮ接合が比較的高不純物
濃度の領域の接合になるので、下部電極（３）と基板（
１）との間で寄生容量を持ち、特に高周波回路に用いる
と基板（１）へのもれ電流が大きくなって寄生効果等を
発生する欠点があった。
型埋め込み層（６）を配置するが、今度はＮ＋型埋め込
み層（６）と基板（１）とのＰＮ接合が比較的高不純物
濃度の領域の接合になるので、下部電極（３）と基板（
１）との間で寄生容量を持ち、特に高周波回路に用いる
と基板（１）へのもれ電流が大きくなって寄生効果等を
発生する欠点があった。
【０００７】
【課題を解決するための手段】本発明は上記課題に鑑み
成されたもので、同一基板（１３）上にＮＰＮトランジ
スタ（１０）、第１の容量素子（１１）、および第２の
容量素子（１２）とを形成し、第１の容量素子（１１）
は、Ｎ＋型埋め込み層（１８）を形成した島領域（１６
）にＮ＋型下部電極領域（２３）を形成し、下部電極領
域（２３）の上に誘電体薄膜（２４）と上部電極（２５
）とを一様に形成し、第２の容量素子（１２）は、Ｎ＋
型埋め込み層（１８）を形成しない島領域（１７）にＮ
＋型下部電極領域（２７）を形成し、下部電極領域（２
７）の上に誘電体薄膜（２８）と上部電極（２９）を形
成し、且つ取出し電極（３０）を櫛歯状に配置したこと
を特徴とする。
成されたもので、同一基板（１３）上にＮＰＮトランジ
スタ（１０）、第１の容量素子（１１）、および第２の
容量素子（１２）とを形成し、第１の容量素子（１１）
は、Ｎ＋型埋め込み層（１８）を形成した島領域（１６
）にＮ＋型下部電極領域（２３）を形成し、下部電極領
域（２３）の上に誘電体薄膜（２４）と上部電極（２５
）とを一様に形成し、第２の容量素子（１２）は、Ｎ＋
型埋め込み層（１８）を形成しない島領域（１７）にＮ
＋型下部電極領域（２７）を形成し、下部電極領域（２
７）の上に誘電体薄膜（２８）と上部電極（２９）を形
成し、且つ取出し電極（３０）を櫛歯状に配置したこと
を特徴とする。
【０００８】
【作用】主として低周波回路に用いる第１の容量素子（
１１）は、Ｎ＋型埋め込み層（１８）を設けることによ
り下部電極領域（２３）の取出し抵抗を減じることがで
き、且つ占有面積が小さい。主として高周波回路に用い
る第２の容量素子（１２）は、Ｎ＋型埋め込み層（１８
）を除去したことにより島領域（１７）がエピタキシャ
ル層と基板（１３）との低濃度接合となり、寄生容量を
低減できる。一方、埋め込み層（１８）を除去したこと
による下部電極領域（２７）の取出し抵抗の増大は、取
出し電極（３０）を櫛歯状とすることにより相殺できる
。
１１）は、Ｎ＋型埋め込み層（１８）を設けることによ
り下部電極領域（２３）の取出し抵抗を減じることがで
き、且つ占有面積が小さい。主として高周波回路に用い
る第２の容量素子（１２）は、Ｎ＋型埋め込み層（１８
）を除去したことにより島領域（１７）がエピタキシャ
ル層と基板（１３）との低濃度接合となり、寄生容量を
低減できる。一方、埋め込み層（１８）を除去したこと
による下部電極領域（２７）の取出し抵抗の増大は、取
出し電極（３０）を櫛歯状とすることにより相殺できる
。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１はＮＰＮトランジスタ（１０）
、第１の容量素子（１１）、および第２の容量素子（１
２）を示す断面図である。同図において、（１３）はＰ
型のシリコン半導体基板、（１４）は基板（１１）上に
形成したＮ型エピタキシャル層を貫通して複数の島領域
（１５）（１６）（１７）を形成するＰ＋型分離領域、
（１８）は基板（１１）と前記エピタキシャル層との間
に埋め込まれたＮ＋型埋め込み層である。
ら詳細に説明する。図１はＮＰＮトランジスタ（１０）
、第１の容量素子（１１）、および第２の容量素子（１
２）を示す断面図である。同図において、（１３）はＰ
型のシリコン半導体基板、（１４）は基板（１１）上に
形成したＮ型エピタキシャル層を貫通して複数の島領域
（１５）（１６）（１７）を形成するＰ＋型分離領域、
（１８）は基板（１１）と前記エピタキシャル層との間
に埋め込まれたＮ＋型埋め込み層である。
【００１０】ＮＰＮトランジスタ（１０）は、島領域（
１５）底部の基板（１３）表面にＮ＋型埋め込み層（１
８）を具備し、島領域（１５）表面に形成したＰ型のベ
ース領域（１９）、ベース領域（１９）の表面に形成し
たＮ＋型エミッタ領域（２０）、および島領域（１５）
の表面に形成した、エミッタ領域（２０）より深いＮ＋
型コレクタ低抵抗領域（２１）から成り、各領域上には
Ａｌ電極（２２）がコンタクトする。コレクタ低抵抗領
域（２１）は、エミッタ形成以前に形成され、拡散時に
エミッタ領域（２０）と同程度の不純物濃度（１０２１
ａｔｏｍｓ．ｃｍ−２）を与えられるが、以降の各種熱
処理によってその最表面濃度はエミッタ領域（２０）の
ものより低下している。望ましくは、コレクタ低抵抗領
域（２１）をＮ＋型埋め込み層（１８）に連結するまで
深く形成する。
１５）底部の基板（１３）表面にＮ＋型埋め込み層（１
８）を具備し、島領域（１５）表面に形成したＰ型のベ
ース領域（１９）、ベース領域（１９）の表面に形成し
たＮ＋型エミッタ領域（２０）、および島領域（１５）
の表面に形成した、エミッタ領域（２０）より深いＮ＋
型コレクタ低抵抗領域（２１）から成り、各領域上には
Ａｌ電極（２２）がコンタクトする。コレクタ低抵抗領
域（２１）は、エミッタ形成以前に形成され、拡散時に
エミッタ領域（２０）と同程度の不純物濃度（１０２１
ａｔｏｍｓ．ｃｍ−２）を与えられるが、以降の各種熱
処理によってその最表面濃度はエミッタ領域（２０）の
ものより低下している。望ましくは、コレクタ低抵抗領
域（２１）をＮ＋型埋め込み層（１８）に連結するまで
深く形成する。
【００１１】第１の容量素子（１１）は、島領域（１６
）底部の基板（１３）表面にＮ＋型埋め込み層（１８）
を具備し、島領域（１６）の表面にＮＰＮトランジスタ
（１０）のコレクタ低抵抗領域（２１）と同時形成され
たＮ＋型の下部電極領域（２３）、下部電極領域（２３
）の上に一様に形成したシリコン酸化膜又はシリコン窒
化膜から成る誘電体薄膜（２４）、誘電体薄膜（２４）
上に形成したＡｌ配線から成る上部電極（２５）、およ
び下部電極領域（２３）の一部にコンタクトする取出し
電極（２６）から成る。ＮＰＮトランジスタ（１０）の
Ｎ＋型コレクタ低抵抗領域（２１）と同時形成する下部
電極領域（２３）は、先にも述べたようにＮＰＮトラン
ジスタ（１０）のエミッタ領域（２０）より表面濃度が
やや低く、シート抵抗で４０〜６０Ω／□の値を示す。 そのため、下部にＮ＋型埋め込み層（１８）を設けて下
部電極領域（２３）の取出し抵抗を低減させている。誘
電体薄膜（２４）と上部電極（２５）を矩形の領域に一
様に形成できるので、占有面積は少い。
）底部の基板（１３）表面にＮ＋型埋め込み層（１８）
を具備し、島領域（１６）の表面にＮＰＮトランジスタ
（１０）のコレクタ低抵抗領域（２１）と同時形成され
たＮ＋型の下部電極領域（２３）、下部電極領域（２３
）の上に一様に形成したシリコン酸化膜又はシリコン窒
化膜から成る誘電体薄膜（２４）、誘電体薄膜（２４）
上に形成したＡｌ配線から成る上部電極（２５）、およ
び下部電極領域（２３）の一部にコンタクトする取出し
電極（２６）から成る。ＮＰＮトランジスタ（１０）の
Ｎ＋型コレクタ低抵抗領域（２１）と同時形成する下部
電極領域（２３）は、先にも述べたようにＮＰＮトラン
ジスタ（１０）のエミッタ領域（２０）より表面濃度が
やや低く、シート抵抗で４０〜６０Ω／□の値を示す。 そのため、下部にＮ＋型埋め込み層（１８）を設けて下
部電極領域（２３）の取出し抵抗を低減させている。誘
電体薄膜（２４）と上部電極（２５）を矩形の領域に一
様に形成できるので、占有面積は少い。
【００１２】第２の容量素子（１２）は、島領域（１７
）の底部に埋め込み層（１８）を形成せず、全体を基板
（１３）とエピタキシャル層、および分離領域（１４）
とエピタキシャル層との比較的低不純物濃度のＰＮ接合
で囲む。そして、島領域（１７）の表面にＮＰＮトラン
ジスタ（１０）のコレクタ低抵抗領域（２１）と同時形
成されたＮ＋型の下部電極領域（２７）と、下部電極領
域（２７）の上に複数に分離して形成したシリコン酸化
膜またはシリコン窒化膜から成る誘電体薄膜（２８）と
、誘電体薄膜（２８）の上に形成したＡｌ配線から成る
上部電極（２９）と、下部電極領域（２７）の表面にコ
ンタクトするＡｌ取出し電極（３０）から成る。 下部電極領域（２７）の最表面濃度は第１の容量素子（
１１）のものと同一である。
）の底部に埋め込み層（１８）を形成せず、全体を基板
（１３）とエピタキシャル層、および分離領域（１４）
とエピタキシャル層との比較的低不純物濃度のＰＮ接合
で囲む。そして、島領域（１７）の表面にＮＰＮトラン
ジスタ（１０）のコレクタ低抵抗領域（２１）と同時形
成されたＮ＋型の下部電極領域（２７）と、下部電極領
域（２７）の上に複数に分離して形成したシリコン酸化
膜またはシリコン窒化膜から成る誘電体薄膜（２８）と
、誘電体薄膜（２８）の上に形成したＡｌ配線から成る
上部電極（２９）と、下部電極領域（２７）の表面にコ
ンタクトするＡｌ取出し電極（３０）から成る。 下部電極領域（２７）の最表面濃度は第１の容量素子（
１１）のものと同一である。
【００１３】図２は第２の容量素子（１２）の平面図で
ある。一様に形成された下部電極領域（２７）に対し、
誘電体薄膜（２８）が複数に分割され、分割された誘電
体薄膜（２８）上に上部電極（２９）が櫛歯状に延在す
る。取出し電極（３０）は、上部電極（２９）と相対向
するよう櫛歯状に延在し、その略全長にわたり下部電極
領域（２７）にオーミック接触する。
ある。一様に形成された下部電極領域（２７）に対し、
誘電体薄膜（２８）が複数に分割され、分割された誘電
体薄膜（２８）上に上部電極（２９）が櫛歯状に延在す
る。取出し電極（３０）は、上部電極（２９）と相対向
するよう櫛歯状に延在し、その略全長にわたり下部電極
領域（２７）にオーミック接触する。
【００１４】第２の容量素子（１２）は、Ｎ＋型埋め込
み層（１８）を具備しないので基板（１３）とのＰＮ接
合が低濃度接合となり、接合容量（３１）が低減するの
で接地バイアスされた基板（１３）へのもれ電流を小さ
くできる。従って高周波回路に使用できる。一方、埋め
込み層（１８）を除去したことによる下部電極領域（２
７）の取出し抵抗の増大は、取出し電極（３０）を櫛歯
状とすることにより相殺できる。従って、容量のＱの周
波数特性を向上できる。
み層（１８）を具備しないので基板（１３）とのＰＮ接
合が低濃度接合となり、接合容量（３１）が低減するの
で接地バイアスされた基板（１３）へのもれ電流を小さ
くできる。従って高周波回路に使用できる。一方、埋め
込み層（１８）を除去したことによる下部電極領域（２
７）の取出し抵抗の増大は、取出し電極（３０）を櫛歯
状とすることにより相殺できる。従って、容量のＱの周
波数特性を向上できる。
【００１５】このように、本発明は、高周波回路に利用
して好適な、基板（１３）へのもれ電流が少く且つ直列
抵抗を小さくできるものである。
して好適な、基板（１３）へのもれ電流が少く且つ直列
抵抗を小さくできるものである。
【００１６】
【発明の効果】以上に説明した通り、本発明によれば、
埋め込み層（１８）を除去し且つ取出し電極（３０）を
櫛歯状とすることにより、基板（１３）へのもれ電流を
抑え且つ直列抵抗の増大をも抑制できる容量素子を組み
込むことができる。よって、低周波回路に第１の容量素
子（１１）を、高周波回路に第２の容量素子（１２）を
使用することにより、占有面積の増大を抑えつつ、最適
設計を行うことができる。
埋め込み層（１８）を除去し且つ取出し電極（３０）を
櫛歯状とすることにより、基板（１３）へのもれ電流を
抑え且つ直列抵抗の増大をも抑制できる容量素子を組み
込むことができる。よって、低周波回路に第１の容量素
子（１１）を、高周波回路に第２の容量素子（１２）を
使用することにより、占有面積の増大を抑えつつ、最適
設計を行うことができる。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板と、前記基板上
に形成した逆導電型のエピタキシャル層と、前記エピタ
キシャル層を分離する一導電型の分離領域と、前記分離
領域で島状に形成された複数の島領域と、前記複数の島
領域の各々に形成したバイポーラトランジスタ、および
容量素子とを備え、前記バイポーラトランジスタは、前
記基板の表面に埋め込んだ逆導電型の埋め込み層と、前
記島領域の表面に形成した一導電型のベース領域と、前
記ベース領域の表面に形成した逆導電型のエミッタ領域
と、前記島領域の表面に形成した前記エミッタ領域より
深いコレクタ低抵抗領域とを備え、前記容量素子は、前
記島領域の表面に前記バイポーラトランジスタのコレク
タ低抵抗領域と同時形成された逆導電型の下部電極領域
と、前記下部電極領域の表面を被覆する誘電体薄膜と、
前記誘電体薄膜の上に形成した上部電極と、前記下部電
極の表面にコンタクトする櫛歯状の取出し電極とを備え
、且つ、前記第２の容量素子を形成した島領域は、前記
エピタキシャル層と前記分離領域とのＰＮ接合、および
前記エピタキシャル層と前記基板とのＰＮ接合で区画さ
れていることを特徴とする半導体集積回路。 - 【請求項２】 前記容量素子は高周波回路に使用され
ていることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項３】 一導電型の半導体基板と、前記基板上
に形成した逆導電型のエピタキシャル層と、前記エピタ
キシャル層を分離する一導電型の分離領域と、前記分離
領域で島状に形成された複数の島領域と、前記複数の島
領域の各々に形成したバイポーラトランジスタ、第１の
容量素子、および第２の容量素子とを備え、前記バイポ
ーラトランジスタは、前記基板の表面に埋め込んだ逆導
電型の埋め込み層と、前記島領域の表面に形成した一導
電型のベース領域と、前記ベース領域の表面に形成した
逆導電型のエミッタ領域と、前記島領域の表面に形成し
た前記エミッタ領域より深いコレクタ低抵抗領域とを備
え、前記第１の容量素子は、前記基板の表面に埋め込ん
だ逆導電型の埋め込み層と、前記島領域の表面に前記バ
イポーラトランジスタのコレクタ低抵抗領域と同時形成
された逆導電型の下部電極領域と、前記下部電極領域の
表面を一様に被覆する誘電体薄膜と、前記誘電体薄膜の
上に形成した上部電極と、前記下部電極領域の表面にコ
ンタクトする取出し電極とを備え、前記第２の容量素子
は、前記島領域の表面に前記バイポーラトランジスタの
コレクタ低抵抗領域と同時形成された逆導電型の下部電
極領域と、前記下部電極領域の表面を被覆する誘電体薄
膜と、前記誘電体薄膜の上に形成した上部電極と、前記
下部電極の表面にコンタクトする櫛歯状の取出し電極と
を備え、且つ、前記第２の容量素子を形成した島領域は
、前記エピタキシャル層と前記分離領域とのＰＮ接合、
および前記エピタキシャル層と前記基板とのＰＮ接合で
区画されていることを特徴とする半導体集積回路。 - 【請求項４】 前記第１の容量素子は低周波回路に、
前記第２の容量素子は高周波回路に使い分けされている
ことを特徴とする請求項３に記載の半導体集積回路。 - 【請求項５】 前記下部電極領域は前記バイポーラト
ランジスタのエミッタ領域よりシート抵抗が大であるこ
とを特徴とする請求項１又は請求項２に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390291A JP3157187B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390291A JP3157187B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04350962A true JPH04350962A (ja) | 1992-12-04 |
| JP3157187B2 JP3157187B2 (ja) | 2001-04-16 |
Family
ID=14872169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12390291A Expired - Lifetime JP3157187B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157187B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034598A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
-
1991
- 1991-05-28 JP JP12390291A patent/JP3157187B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034598A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3157187B2 (ja) | 2001-04-16 |
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