JPS6084873A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6084873A JPS6084873A JP58192383A JP19238383A JPS6084873A JP S6084873 A JPS6084873 A JP S6084873A JP 58192383 A JP58192383 A JP 58192383A JP 19238383 A JP19238383 A JP 19238383A JP S6084873 A JPS6084873 A JP S6084873A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- type
- semiconductor device
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特にトランジスタを有する半導体
装置における注入効率改善技術に関する。
装置における注入効率改善技術に関する。
バイポーラメモリ等のプロセスにおいて、横形ｐｎｐト
ランジスタのｈＦＥ（増幅率）は素子の微細化に伴って
減少することが本発明者等の実験によって明らかとされ
た。特にリニア共存工２Ｌのごとき横形ｐｎｐトランジ
スタのｈＦＥを太ぎくとる必要がある半導体装置では縮
小化が進むとこの問題を避けることができない。
ランジスタのｈＦＥ（増幅率）は素子の微細化に伴って
減少することが本発明者等の実験によって明らかとされ
た。特にリニア共存工２Ｌのごとき横形ｐｎｐトランジ
スタのｈＦＥを太ぎくとる必要がある半導体装置では縮
小化が進むとこの問題を避けることができない。
一般にバイポーラトランジスタのｈＦＥはキャリアの注
入効率γと輸送効率Ｂとの積で決まるとされでおり、こ
のうち、キャリアの注入効率を大ぎくする手段としては
エミッタ濃度を大きくすること、又はベース幅を小さく
することが考えられる。
入効率γと輸送効率Ｂとの積で決まるとされでおり、こ
のうち、キャリアの注入効率を大ぎくする手段としては
エミッタ濃度を大きくすること、又はベース幅を小さく
することが考えられる。
しかしｐｎｐ）ランジスタは同じ基体上にｎｐｎトラン
ジスタを共存させ対称的に回路をつくるように用いられ
ることが多く、その場合両者のバランスをとる必要上、
ｐｎｐ トランジスタのエミンタの濃度のみを高くする
ことはプロセス上困難である。
ジスタを共存させ対称的に回路をつくるように用いられ
ることが多く、その場合両者のバランスをとる必要上、
ｐｎｐ トランジスタのエミンタの濃度のみを高くする
ことはプロセス上困難である。
又、ベース幅を小さくすることは、マスクパターンの位
置ずれマージンを考慮すると限界があり、さらにトラン
ジスタの耐圧低下を招き好ましくない。以上のような問
題点が本発明者等によって明らかとされた。
置ずれマージンを考慮すると限界があり、さらにトラン
ジスタの耐圧低下を招き好ましくない。以上のような問
題点が本発明者等によって明らかとされた。
本発明は上記した問題を解決したもので、その目的とす
るところはエミッタ濃度を特に変更することなく、°注
入効率を上げて、ｈＦ８の増加を図ることのできる横形
トランジスタを有する半導体技術を提供することにある
。
るところはエミッタ濃度を特に変更することなく、°注
入効率を上げて、ｈＦ８の増加を図ることのできる横形
トランジスタを有する半導体技術を提供することにある
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
第１導電型半導体基体表面の一部をペースとし、その基
体表面の他の一部に第２導電型領域がエミッタ及びコレ
クタとして形成されたトランジスタを有する半導体装置
であって、上記エミッタとなる第２導電型領域上の一部
に不純物ドープされた半導体多結晶層が接続され、この
接続部分から離隔された位置で上記半導体多結晶層にア
ルミニウム電極が接続されていることにより、エミッタ
濃度をそのままで注入効率を高め前記目的を達成できる
。
体表面の他の一部に第２導電型領域がエミッタ及びコレ
クタとして形成されたトランジスタを有する半導体装置
であって、上記エミッタとなる第２導電型領域上の一部
に不純物ドープされた半導体多結晶層が接続され、この
接続部分から離隔された位置で上記半導体多結晶層にア
ルミニウム電極が接続されていることにより、エミッタ
濃度をそのままで注入効率を高め前記目的を達成できる
。
〔実施例１〕
第１図乃至第３図は本発明の一実施例を示すものであっ
て、このうち第１図は横形ｐｎｐトランジスタにおける
拡散層の配置を示す平面図、第２図は第１図におけるＡ
−Ａ切断断面図、第３図は同じ＜Ｂ−Ｂ’切切断断固図
ある。
て、このうち第１図は横形ｐｎｐトランジスタにおける
拡散層の配置を示す平面図、第２図は第１図におけるＡ
−Ａ切断断面図、第３図は同じ＜Ｂ−Ｂ’切切断断固図
ある。
同図において、１はｐ−型シリコン基体（サブストレー
ト）でこの上にｎ＋＋埋込層２を介してエピタキシャル
成長によりｎ型シリコ７層３が形成される。この！１型
シリコン層３表面はアイソプレーナ技術により形成した
アイソレーション酸化物層４によりいくつかの島領域に
分離され、この場合、一方の島領域に横形ｐｎｐ）ラン
ジスタが形成され、他方の島領域にはｎ＋＋埋込層２を
介して接続されたｎ＋型拡散ベース取り出し部５が形成
される。
ト）でこの上にｎ＋＋埋込層２を介してエピタキシャル
成長によりｎ型シリコ７層３が形成される。この！１型
シリコン層３表面はアイソプレーナ技術により形成した
アイソレーション酸化物層４によりいくつかの島領域に
分離され、この場合、一方の島領域に横形ｐｎｐ）ラン
ジスタが形成され、他方の島領域にはｎ＋＋埋込層２を
介して接続されたｎ＋型拡散ベース取り出し部５が形成
される。
横形ｐｎｐ）ランジスタはｎ型層３表面にエミッタとな
るｐ＋＋散層６とこれを取り囲むようにコレクタとなる
ｐ＋型型数散層７形成され、エミッタとコレクタとに挾
まれたｎ型ペース層表面がチャネル部となる。ベース取
出し部となるｎ＋＋層５表面及びコレクタとなるｐ＋型
型数散層７表面はアルミニウム蒸着膜からなるベース電
極８及びコレクタ電極９がオーミック接続される。一方
、エミッタとなるｐ＋型型数散層６表面は低比抵抗ポリ
シリコン層１０が形成され、第１図、第３図に示すよう
にエミッタ電極（６）からはなれた位置１３でこのポリ
シリコン層１０に対しアルミニウムからなる電極（配線
）１１をコンタクトさせてエミッタ電極が取り出される
ようにする。
るｐ＋＋散層６とこれを取り囲むようにコレクタとなる
ｐ＋型型数散層７形成され、エミッタとコレクタとに挾
まれたｎ型ペース層表面がチャネル部となる。ベース取
出し部となるｎ＋＋層５表面及びコレクタとなるｐ＋型
型数散層７表面はアルミニウム蒸着膜からなるベース電
極８及びコレクタ電極９がオーミック接続される。一方
、エミッタとなるｐ＋型型数散層６表面は低比抵抗ポリ
シリコン層１０が形成され、第１図、第３図に示すよう
にエミッタ電極（６）からはなれた位置１３でこのポリ
シリコン層１０に対しアルミニウムからなる電極（配線
）１１をコンタクトさせてエミッタ電極が取り出される
ようにする。
上記低比抵抗ポリシリコン層１０はＢ（ボロン）をドー
プしながら堆積させるか、又はポリシリコン堆積後にＢ
（ボロン）イオン打込みを行ない。
プしながら堆積させるか、又はポリシリコン堆積後にＢ
（ボロン）イオン打込みを行ない。
熱処理後、ホトリソグラフィー技術によりバターニング
することＫよって形成されるものである。
することＫよって形成されるものである。
ポリシリコン層１０の上には第３図に示すようにＣＶＤ
（気相化学堆積法）によるシリコン酸化物（Ｓｉ０２）
膜１２が形成４堡れ、この酸化物膜１２にあけたスルー
ポール１３を通してアルミニウムからなるエミッタ電極
１１が接続されるものである。
（気相化学堆積法）によるシリコン酸化物（Ｓｉ０２）
膜１２が形成４堡れ、この酸化物膜１２にあけたスルー
ポール１３を通してアルミニウムからなるエミッタ電極
１１が接続されるものである。
〔実施例２〕
第４図及び第５図は本発明の他の一実施例を示すもので
あって、第４図はサブストレートｐｎｐトランジスタの
拡散層配置を示す平面図、第５図は第４図におけるｃ−
ｃ’’断断面図である。
あって、第４図はサブストレートｐｎｐトランジスタの
拡散層配置を示す平面図、第５図は第４図におけるｃ−
ｃ’’断断面図である。
同図において、１はｐ−型シリコン基体、２はｎ＋＋埋
込層、３はエピタキシャル成長により形成されたｎ型シ
リコン層、４はｎ型シリコン層表面に形成されたアイツ
レ−、シラン酸化物層である。
込層、３はエピタキシャル成長により形成されたｎ型シ
リコン層、４はｎ型シリコン層表面に形成されたアイツ
レ−、シラン酸化物層である。
５はｎ＋＋拡散ベース取出し部で、ｎ＋＋埋込層２を介
してベースｎ’Ｈ１層３に接続される。
してベースｎ’Ｈ１層３に接続される。
１４はアイソレーション酸化膜直下にチャネルストッパ
として形成されたｐ型層である。６はエミッタとなるｐ
膨拡散層、７はコレクタとなるｐ膨拡散層である。ベー
スとなるｎ 型層５０表面及びコレクタとなるｐ＋型型
数散層表面はアルミニウムからなるベース電極８及びコ
レクタ電極９がそれぞれオーミックコンタクトされる。
として形成されたｐ型層である。６はエミッタとなるｐ
膨拡散層、７はコレクタとなるｐ膨拡散層である。ベー
スとなるｎ 型層５０表面及びコレクタとなるｐ＋型型
数散層表面はアルミニウムからなるベース電極８及びコ
レクタ電極９がそれぞれオーミックコンタクトされる。
エミッタとなるｐ＋型型数散層６０表面は低比抵抗ポリ
シリコン層１０が接続され、このエミッタから充分に離
隔された位置で層間絶縁膜にあけたコンタクト孔１３６
を通して図示されないアルミニウムからなるエミッタ電
極（配線）が接続されることになる。
シリコン層１０が接続され、このエミッタから充分に離
隔された位置で層間絶縁膜にあけたコンタクト孔１３６
を通して図示されないアルミニウムからなるエミッタ電
極（配線）が接続されることになる。
以上実施例で述べたように本発明によれば下記のように
効果を挙げることができる。
効果を挙げることができる。
（１） 横形ｐｎｐ）ランジスタにおいて、ｐ型層シリ
コンからなるエミッタコンタクト部上にボロンをドープ
した低比抵抗ポリシリコンを形成したことによりエミッ
タ注入効率が変ってくる。すなわち、シリコン中の電子
の移動度とポリシリコン中の移動度が異なっていること
から、第６図に示すようにｐ型シリコン層のエミッタ表
面上に直接にアルミニウムをコンタクトさせる在来の場
合（Ｉ）に比べで、ｐ型シリコン層上にポリシリコン層
を形成する本発明の場合（ＩＩ）ではエミッタに注入す
る電子電流の実効的拡散長（ＷＥ）が長くなり、エミッ
タ・ガンメル数（単位面積あたりの不純物数）を増加さ
せることができる。
コンからなるエミッタコンタクト部上にボロンをドープ
した低比抵抗ポリシリコンを形成したことによりエミッ
タ注入効率が変ってくる。すなわち、シリコン中の電子
の移動度とポリシリコン中の移動度が異なっていること
から、第６図に示すようにｐ型シリコン層のエミッタ表
面上に直接にアルミニウムをコンタクトさせる在来の場
合（Ｉ）に比べで、ｐ型シリコン層上にポリシリコン層
を形成する本発明の場合（ＩＩ）ではエミッタに注入す
る電子電流の実効的拡散長（ＷＥ）が長くなり、エミッ
タ・ガンメル数（単位面積あたりの不純物数）を増加さ
せることができる。
したがって同一コレクタ電流に対しベース電流を減少さ
せることができｈＦＦ、が増加する。
せることができｈＦＦ、が増加する。
（２）エミッタコンタクト部から離れた位置にアルミニ
ウム電極を設けることにより、アルミニウムのポリシリ
コンへの拡散による電子移動度の変動がなく、前記（１
）の効果を保持することができる。
ウム電極を設けることにより、アルミニウムのポリシリ
コンへの拡散による電子移動度の変動がなく、前記（１
）の効果を保持することができる。
（３）サブストレートｐｎｐトランジスタにおいてｐ型
シリコン層からなるエミッタコンタクトにボロンドープ
低比抵抗ポリシリコンを形成することにより、前記（１
）と同じ理由によりエミッタ注入効率を改善し、ｈｉ’
Ｅが増加する。
シリコン層からなるエミッタコンタクトにボロンドープ
低比抵抗ポリシリコンを形成することにより、前記（１
）と同じ理由によりエミッタ注入効率を改善し、ｈｉ’
Ｅが増加する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
タトエばＩＩＬのインジェクタコンタクト部に低比抵抗
ポリシリコン層を形成することにより、インジェクタｐ
型層の不純物濃度を変えることなく微細化を実現できる
。
ポリシリコン層を形成することにより、インジェクタｐ
型層の不純物濃度を変えることなく微細化を実現できる
。
本発明は半導体基体表面をベースとしてその一部にエミ
ッタコレクタが形成されたバイポーラ半導体装置の全て
に適用できる。
ッタコレクタが形成されたバイポーラ半導体装置の全て
に適用できる。
特に本発明は微細化半導体素子を利用した高周波リニア
回路に適用して有効であり、その他にｎｐｎ）ランジス
タとｐｎｐトランジスタが相補的に形成された対称回路
、例えばカレントミラー電流源、差動アンプ等に応用す
ることができる。
回路に適用して有効であり、その他にｎｐｎ）ランジス
タとｐｎｐトランジスタが相補的に形成された対称回路
、例えばカレントミラー電流源、差動アンプ等に応用す
ることができる。
第１図乃至第３図は本発明の一実施例を示すものであっ
て、第１図は横形ｐｎｐトランジスタの拡散層配置を示
す平面図、 第２図は第１図におけるｈ−Ａ′切断断面図、第３図は
第１図におけるＢ −Ｂ’切断断面図であ第４図は本発
明の他の一実施例を示すものであって、第４図はサブス
トレー）ｐｎｐ）ランジスタの拡散層の配置を示す平面
図。 第５図は第４図におけるＣ−Ｃ’切断断面図である。 第６図はエミッタコンタクト上にポリシリコン層を設け
た場合のエミッタ注入効率の効果を示す曲曜図である。 １・・・ｐ−型シリコン基体、２・・・ｎ＋屋埋込層、
３・・・ｎ型シリコン層（エピタキシャル層）、４・・
・アイソレージフン酸化物膜、５・・・ｎ＋型ベース取
り出し部、６・・・エミッタｐ＋型層、７・・・コレフ
タル＋型層、８．９・・・アルミニウム電極、１０・・
・ポリシリコン層、１１・・・アルミニウム電極、１２
・・・層間絶縁膜、１３・・・スルーホール、１４・・
・チャネ″］ ■ ！ Ｘ」 第 ４ 図 第 ５ 図 ！ 第 ６ 図 １８７９鋤６窺憶剖ＷＥ）
て、第１図は横形ｐｎｐトランジスタの拡散層配置を示
す平面図、 第２図は第１図におけるｈ−Ａ′切断断面図、第３図は
第１図におけるＢ −Ｂ’切断断面図であ第４図は本発
明の他の一実施例を示すものであって、第４図はサブス
トレー）ｐｎｐ）ランジスタの拡散層の配置を示す平面
図。 第５図は第４図におけるＣ−Ｃ’切断断面図である。 第６図はエミッタコンタクト上にポリシリコン層を設け
た場合のエミッタ注入効率の効果を示す曲曜図である。 １・・・ｐ−型シリコン基体、２・・・ｎ＋屋埋込層、
３・・・ｎ型シリコン層（エピタキシャル層）、４・・
・アイソレージフン酸化物膜、５・・・ｎ＋型ベース取
り出し部、６・・・エミッタｐ＋型層、７・・・コレフ
タル＋型層、８．９・・・アルミニウム電極、１０・・
・ポリシリコン層、１１・・・アルミニウム電極、１２
・・・層間絶縁膜、１３・・・スルーホール、１４・・
・チャネ″］ ■ ！ Ｘ」 第 ４ 図 第 ５ 図 ！ 第 ６ 図 １８７９鋤６窺憶剖ＷＥ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体表面の一部をベースとし、そ
の基体表面の他の一部に第２導電型領域がエミッタ及び
コレクタとして形成されたトランジスタを有する半導体
装置であって、上記エミッタとなる第２導電型領域上の
一部に不純物ドープされた半導体多結晶層が接続され、
この接続部分から離隔された位置で上記半導体多結晶層
にアルミニウム電極が接続されていることを特徴とする
半導体装置。 ２、上記トランジスタはｎ型シリコン層をベースとする
横形ｐｎｐ）ランジスタである特許請求の範囲第１項に
記載の半導体装置。 ３、上記ｐｎｐ トランジスタはｐ型シリコン基体上の
ｎ型シリコン層をベースとするサブ・ｐｎｐトランジス
タである特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192383A JPS6084873A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192383A JPS6084873A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084873A true JPS6084873A (ja) | 1985-05-14 |
Family
ID=16290379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192383A Pending JPS6084873A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394676A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02272758A (ja) * | 1989-03-06 | 1990-11-07 | Internatl Business Mach Corp <Ibm> | トランジスタ及びその製造方法 |
-
1983
- 1983-10-17 JP JP58192383A patent/JPS6084873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394676A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02272758A (ja) * | 1989-03-06 | 1990-11-07 | Internatl Business Mach Corp <Ibm> | トランジスタ及びその製造方法 |
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