JPH04350977A - 多出力型定電流回路 - Google Patents
多出力型定電流回路Info
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- JPH04350977A JPH04350977A JP3124124A JP12412491A JPH04350977A JP H04350977 A JPH04350977 A JP H04350977A JP 3124124 A JP3124124 A JP 3124124A JP 12412491 A JP12412491 A JP 12412491A JP H04350977 A JPH04350977 A JP H04350977A
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- fets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、発光ダイオード等を
駆動する定電流回路に関し、特に集積回路化するに適し
た多出力型定電流回路に関する。なお以下各図において
同一の符号は同一もしくは相当部分を示す。
駆動する定電流回路に関し、特に集積回路化するに適し
た多出力型定電流回路に関する。なお以下各図において
同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】図２に従来の多出力型定電流回路の構成
例を示す。同図において１は基準電流回路部、２は出力
回路部、Ｖｃｃは本回路を駆動する電圧源、ＯＰはオペ
アンプ、Ｖｒｅｆは基準電圧源、Ｒｒｅｆは電流検出抵
抗、Ｐ０は電流制御素子（ＦＥＴ）、Ｐ１−Ｐｎは出力
素子（ＦＥＴ）、Ｏ１ないしＯｎは出力端子、Ｓ１ない
しＳｎは夫々出力素子Ｐ１ないしＰｎを断続するための
入力信号端子、ＳＰ１ないしＳＰｎは夫々出力素子Ｐ１
ないしＰｎを断続するための駆動素子（ＦＥＴ）、ＳＮ
１ないしＳＮｎは夫々基準電流回路部１と出力回路部２
を接続するアナログスイッチ（ＦＥＴ）、Ｒ１ないしＲ
ｎは配線に起因する抵抗である。図２の動作を説明する
と、基準電流回路部１はオペアンプＯＰと基準電圧源Ｖ
ｒｅｆ，電流検出抵抗Ｒｒｅｆ，電流制御素子Ｐ０とか
ら構成され、電流検出抵抗Ｒｒｅｆで検出された電流制
御素子Ｐ０からの電流は基準電圧源Ｖｒｅｆとオペアン
プＯＰで比較され、その出力は電流制御素子Ｐ０を駆動
する。この結果、電源制御素子Ｐ０に流れる電流は一定
値となり、その電流値は基準電圧源Ｖｒｅｆの電圧と、
電源検出抵抗Ｒｒｅｆの抵抗値とで決定される。これは
、一般的に知られる定電流回路の動作と同一である。
例を示す。同図において１は基準電流回路部、２は出力
回路部、Ｖｃｃは本回路を駆動する電圧源、ＯＰはオペ
アンプ、Ｖｒｅｆは基準電圧源、Ｒｒｅｆは電流検出抵
抗、Ｐ０は電流制御素子（ＦＥＴ）、Ｐ１−Ｐｎは出力
素子（ＦＥＴ）、Ｏ１ないしＯｎは出力端子、Ｓ１ない
しＳｎは夫々出力素子Ｐ１ないしＰｎを断続するための
入力信号端子、ＳＰ１ないしＳＰｎは夫々出力素子Ｐ１
ないしＰｎを断続するための駆動素子（ＦＥＴ）、ＳＮ
１ないしＳＮｎは夫々基準電流回路部１と出力回路部２
を接続するアナログスイッチ（ＦＥＴ）、Ｒ１ないしＲ
ｎは配線に起因する抵抗である。図２の動作を説明する
と、基準電流回路部１はオペアンプＯＰと基準電圧源Ｖ
ｒｅｆ，電流検出抵抗Ｒｒｅｆ，電流制御素子Ｐ０とか
ら構成され、電流検出抵抗Ｒｒｅｆで検出された電流制
御素子Ｐ０からの電流は基準電圧源Ｖｒｅｆとオペアン
プＯＰで比較され、その出力は電流制御素子Ｐ０を駆動
する。この結果、電源制御素子Ｐ０に流れる電流は一定
値となり、その電流値は基準電圧源Ｖｒｅｆの電圧と、
電源検出抵抗Ｒｒｅｆの抵抗値とで決定される。これは
、一般的に知られる定電流回路の動作と同一である。
【０００３】次に出力回路部２の動作について説明する
。図２に示したように、電流制御素子Ｐ０をＰチャンネ
ルＦＥＴで、またアナログスイッチＳＮ１ないしＳＮｎ
をＮチャンネルＦＥＴで夫々構成した場合、出力素子Ｐ
１ないしＰｎはＰチャンネルＦＥＴで構成され、それぞ
れアナログスイッチＳＮ１ないしＳＮｎを介して電流制
御素子Ｐ０に接続される。入力信号端子Ｓ１ないしＳｎ
に高電位が加わった場合、アナログスイッチＳＮ１ない
しＳＮｎは導通し電流制御素子Ｐ０と同一の電位、すな
わちオペアンプＯＰの出力で駆動される。従って出力素
子Ｐ１ないしＰｎには電流制御素子Ｐ０との寸法比で決
定される一定の電流が流れ、出力端子Ｏ１ないしＯｎを
介して出力される。入力信号端子Ｓ１ないしＳｎに低電
位が加わった場合、アナログスイッチＳＮ１ないしＳＮ
２はしゃ断される。他方このとき、ＰチャンネルＦＥＴ
で構成された駆動素子ＳＰ１ないしＳＰｎは導通し、出
力素子Ｐ１ないしＰｎをしゃ断する。以上が図２の回路
の動作である。
。図２に示したように、電流制御素子Ｐ０をＰチャンネ
ルＦＥＴで、またアナログスイッチＳＮ１ないしＳＮｎ
をＮチャンネルＦＥＴで夫々構成した場合、出力素子Ｐ
１ないしＰｎはＰチャンネルＦＥＴで構成され、それぞ
れアナログスイッチＳＮ１ないしＳＮｎを介して電流制
御素子Ｐ０に接続される。入力信号端子Ｓ１ないしＳｎ
に高電位が加わった場合、アナログスイッチＳＮ１ない
しＳＮｎは導通し電流制御素子Ｐ０と同一の電位、すな
わちオペアンプＯＰの出力で駆動される。従って出力素
子Ｐ１ないしＰｎには電流制御素子Ｐ０との寸法比で決
定される一定の電流が流れ、出力端子Ｏ１ないしＯｎを
介して出力される。入力信号端子Ｓ１ないしＳｎに低電
位が加わった場合、アナログスイッチＳＮ１ないしＳＮ
２はしゃ断される。他方このとき、ＰチャンネルＦＥＴ
で構成された駆動素子ＳＰ１ないしＳＰｎは導通し、出
力素子Ｐ１ないしＰｎをしゃ断する。以上が図２の回路
の動作である。
【０００４】
【発明が解決しようとする課題】図２の従来回路を集積
回路で実現しようとした場合、基準電流回路部１と出力
回路部２の間、及び出力回路部２内の出力素子Ｐ１ない
しＰｎの間にはＲ１ないしＲｎで図示された抵抗が生じ
る。これは、集積回路内の配線による抵抗が無視でき得
ないからである。これによって出力端子Ｏ１ないしＯｎ
に接続された負荷の状態、あるいは入力信号端子Ｓ１な
いしＳｎの状態による出力素子Ｐ１ないしＰｎの導通，
しゃ断によって抵抗Ｒ１ないしＲｎに流れる電流が異な
り、異なった電位差が生じる。このため出力素子Ｐ１な
いしＰｎのソース電圧が変化することとなり、出力電流
値が変化するという欠点があった。そこでこの発明の課
題は、負荷抵抗の状態や出力素子の断続に影響されない
出力電流を得ることができる多出力型定電流回路を提供
することにある。
回路で実現しようとした場合、基準電流回路部１と出力
回路部２の間、及び出力回路部２内の出力素子Ｐ１ない
しＰｎの間にはＲ１ないしＲｎで図示された抵抗が生じ
る。これは、集積回路内の配線による抵抗が無視でき得
ないからである。これによって出力端子Ｏ１ないしＯｎ
に接続された負荷の状態、あるいは入力信号端子Ｓ１な
いしＳｎの状態による出力素子Ｐ１ないしＰｎの導通，
しゃ断によって抵抗Ｒ１ないしＲｎに流れる電流が異な
り、異なった電位差が生じる。このため出力素子Ｐ１な
いしＰｎのソース電圧が変化することとなり、出力電流
値が変化するという欠点があった。そこでこの発明の課
題は、負荷抵抗の状態や出力素子の断続に影響されない
出力電流を得ることができる多出力型定電流回路を提供
することにある。
【０００５】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明の多出力型定電流回路は、ドレインに直列
に接続された電流検出抵抗（Ｒｒｅｆなど）の両端電圧
が所定値（基準電圧源Ｖｒｅｆなど）となるようにオペ
アンプ（ＯＰなど）を介しゲートが制御される第１ＦＥ
Ｔ（電流制御素子Ｐ０など）、この第１のＦＥＴと同チ
ャンネル構造の複数の第２のＦＥＴ（出力素子Ｐ１〜Ｐ
ｎなど）を備え、前記第１，第２のＦＥＴのソースは直
流電源（電圧源Ｖｃｃなど）の一方のラインに共通に接
続され、かつ前記第２のＦＥＴは自身のゲートが前記第
１のＦＥＴのゲートに（アナログスイッチＳＮ１〜ＳＮ
ｎなどを介し）接続されることにより自身のドレイン（
出力端子Ｏ１〜Ｏｎなど）に定電流を出力する多出力型
定電流回路において、前記第１，第２のＦＥＴのソース
と前記直流電源ラインとの間に夫々制御素子であるバイ
ポーラトランジスタ（電圧安定化素子Ｑ０〜Ｑｎなど）
を挿入してこの各バイポーラトランジスタのエミッタを
夫々対応する前記ＦＥＴのソースに接続し、同じく前記
バイポーラトランジスタのコレクタを前記直流電源ライ
ンに接続し、かつ前記の各バイポーラトランジスタのベ
ースを共通の定電位（バイアス源ＶＢなど）に固定する
ようにするものとする。
めに、本発明の多出力型定電流回路は、ドレインに直列
に接続された電流検出抵抗（Ｒｒｅｆなど）の両端電圧
が所定値（基準電圧源Ｖｒｅｆなど）となるようにオペ
アンプ（ＯＰなど）を介しゲートが制御される第１ＦＥ
Ｔ（電流制御素子Ｐ０など）、この第１のＦＥＴと同チ
ャンネル構造の複数の第２のＦＥＴ（出力素子Ｐ１〜Ｐ
ｎなど）を備え、前記第１，第２のＦＥＴのソースは直
流電源（電圧源Ｖｃｃなど）の一方のラインに共通に接
続され、かつ前記第２のＦＥＴは自身のゲートが前記第
１のＦＥＴのゲートに（アナログスイッチＳＮ１〜ＳＮ
ｎなどを介し）接続されることにより自身のドレイン（
出力端子Ｏ１〜Ｏｎなど）に定電流を出力する多出力型
定電流回路において、前記第１，第２のＦＥＴのソース
と前記直流電源ラインとの間に夫々制御素子であるバイ
ポーラトランジスタ（電圧安定化素子Ｑ０〜Ｑｎなど）
を挿入してこの各バイポーラトランジスタのエミッタを
夫々対応する前記ＦＥＴのソースに接続し、同じく前記
バイポーラトランジスタのコレクタを前記直流電源ライ
ンに接続し、かつ前記の各バイポーラトランジスタのベ
ースを共通の定電位（バイアス源ＶＢなど）に固定する
ようにするものとする。
【０００６】
【作 用】電流制御素子Ｐ０と出力素子Ｐ１ないしＰ
ｎにそれぞれ電圧安定化素子Ｑ０ないしＱｎを接続し、
素子Ｐ０〜Ｐｎのソース電位を安定化する。この電圧安
定化素子Ｑ０ないしＱｎは、電流制御素子Ｐ０と出力素
子Ｐ１ないしＰｎのソース電位を個別に安定化し、抵抗
Ｒ１ないしＲｎの影響を防止する。
ｎにそれぞれ電圧安定化素子Ｑ０ないしＱｎを接続し、
素子Ｐ０〜Ｐｎのソース電位を安定化する。この電圧安
定化素子Ｑ０ないしＱｎは、電流制御素子Ｐ０と出力素
子Ｐ１ないしＰｎのソース電位を個別に安定化し、抵抗
Ｒ１ないしＲｎの影響を防止する。
【０００７】
【実施例】図１は本発明の一実施例としての回路図で図
２に対応するものである。図１において、Ｑ０ないしＱ
ｎは電圧安定化素子、ＶＢは電圧安定化素子Ｑ０ないし
Ｑｎのバイアス源である。図１において、電圧安定化素
子Ｑ０ないしＱｎはＮＰＮトランジスタで構成され、Ｑ
０は電流制御素子Ｐ０に直列に接続され、Ｑ１ないしＱ
ｎはそれぞれ出力素子Ｐ１ないしＰｎに直列に接続され
る。バイアス源ＶＢは電圧安定化素子Ｑ０ないしＱｎの
ベースに共通に接続される。バイアス源ＶＢより供給さ
れた電圧は、Ｑ０ないしＱｎのベース・エミッタ間電圧
分降下し、ＦＥＴ素子Ｐ０ないしＰｎにソース電圧とし
て供給される。ここでＶＢ及びベース・エミッタ間電圧
は一定であるのでＦＥＴ素子Ｐ０ないしＰｎには一定の
電圧が供給される。従ってこの素子Ｐ０〜Ｐｎのソース
電圧は抵抗Ｒ１ないしＲｎの電圧降下とは無関係となり
、従来回路の欠点は解消される。
２に対応するものである。図１において、Ｑ０ないしＱ
ｎは電圧安定化素子、ＶＢは電圧安定化素子Ｑ０ないし
Ｑｎのバイアス源である。図１において、電圧安定化素
子Ｑ０ないしＱｎはＮＰＮトランジスタで構成され、Ｑ
０は電流制御素子Ｐ０に直列に接続され、Ｑ１ないしＱ
ｎはそれぞれ出力素子Ｐ１ないしＰｎに直列に接続され
る。バイアス源ＶＢは電圧安定化素子Ｑ０ないしＱｎの
ベースに共通に接続される。バイアス源ＶＢより供給さ
れた電圧は、Ｑ０ないしＱｎのベース・エミッタ間電圧
分降下し、ＦＥＴ素子Ｐ０ないしＰｎにソース電圧とし
て供給される。ここでＶＢ及びベース・エミッタ間電圧
は一定であるのでＦＥＴ素子Ｐ０ないしＰｎには一定の
電圧が供給される。従ってこの素子Ｐ０〜Ｐｎのソース
電圧は抵抗Ｒ１ないしＲｎの電圧降下とは無関係となり
、従来回路の欠点は解消される。
【０００８】
【発明の効果】本発明によれば、ドレインに直列に接続
された電流検出抵抗Ｒｒｅｆの両端電圧が所定値（基準
電圧源Ｖｒｅｆ）となるようにオペアンプＯＰを介しゲ
ートが制御される第１ＦＥＴ（電流制御素子Ｐ０）、こ
の第１のＦＥＴと同チャンネル構造の複数の第２のＦＥ
Ｔ（出力素子Ｐ１〜Ｐｎ）を備え、前記第１，第２のＦ
ＥＴＰ０〜Ｐｎのソースは直流電圧源Ｖｃｃの一方のラ
インに共通に接続され、かつ前記第２のＦＥＴＰ１〜Ｐ
ｎは自身のゲートが前記第１のＦＥＴＰ０のゲートにア
ナログスイッチＳＮ１〜ＳＮｎを介し接続されることに
より自身のドレインとしての出力端子Ｏ１〜Ｏｎに定電
流を出力する多出力型定電流回路において、前記第１，
第２のＦＥＴＰ０〜Ｐｎのソースと前記電圧源Ｖｃｃの
電源ラインとの間に夫々バイポーラトランジスタとして
の電圧安定化素子Ｑ０〜Ｑｎを挿入してこの各バイポー
ラトランジスタＱ０〜Ｑｎのエミッタを夫々対応する前
記ＦＥＴＰ０〜Ｐｎのソースに接続し、同じく前記バイ
ポーラトランジスタＱ０〜Ｑｎのコレクタを前記電圧源
Ｖｃｃの電源ラインに接続し、かつ前記の各バイポーラ
トランジスタＱ０〜Ｑｎのベースを共通の定電位として
のバイアス源ＶＢに固定するようにしたので、電圧安定
化素子Ｑ１ないしＱｎを追加することにより、どのよう
な負荷および出力素子の状態でも安定した出力電流を得
ることができる。
された電流検出抵抗Ｒｒｅｆの両端電圧が所定値（基準
電圧源Ｖｒｅｆ）となるようにオペアンプＯＰを介しゲ
ートが制御される第１ＦＥＴ（電流制御素子Ｐ０）、こ
の第１のＦＥＴと同チャンネル構造の複数の第２のＦＥ
Ｔ（出力素子Ｐ１〜Ｐｎ）を備え、前記第１，第２のＦ
ＥＴＰ０〜Ｐｎのソースは直流電圧源Ｖｃｃの一方のラ
インに共通に接続され、かつ前記第２のＦＥＴＰ１〜Ｐ
ｎは自身のゲートが前記第１のＦＥＴＰ０のゲートにア
ナログスイッチＳＮ１〜ＳＮｎを介し接続されることに
より自身のドレインとしての出力端子Ｏ１〜Ｏｎに定電
流を出力する多出力型定電流回路において、前記第１，
第２のＦＥＴＰ０〜Ｐｎのソースと前記電圧源Ｖｃｃの
電源ラインとの間に夫々バイポーラトランジスタとして
の電圧安定化素子Ｑ０〜Ｑｎを挿入してこの各バイポー
ラトランジスタＱ０〜Ｑｎのエミッタを夫々対応する前
記ＦＥＴＰ０〜Ｐｎのソースに接続し、同じく前記バイ
ポーラトランジスタＱ０〜Ｑｎのコレクタを前記電圧源
Ｖｃｃの電源ラインに接続し、かつ前記の各バイポーラ
トランジスタＱ０〜Ｑｎのベースを共通の定電位として
のバイアス源ＶＢに固定するようにしたので、電圧安定
化素子Ｑ１ないしＱｎを追加することにより、どのよう
な負荷および出力素子の状態でも安定した出力電流を得
ることができる。
【図１】本発明の一実施例としての構成を示す回路図
【
図２】図１に対応する従来の回路図
図２】図１に対応する従来の回路図
１ 基準電流回路部
２ 出力回路部
Ｖｃｃ 電圧源
ＯＰ オペアンプ
Ｖｒｅｆ 基準電圧源
Ｒｒｅｆ 電流検出抵抗
Ｐ０ 電流制御素子
Ｐ１〜Ｐｎ 出力素子
Ｏ１〜Ｏｎ 出力端子
Ｓ１〜Ｓｎ 入力信号端子
ＳＰ１〜ＳＰｎ 駆動素子
ＳＮ１〜ＳＮｎ アナログスイッチ
Ｒ１〜Ｒｎ 抵抗
Claims (3)
- 【請求項１】ドレインに直列に接続された電流検出抵抗
の両端電圧が所定値となるようにオペアンプを介しゲー
トが制御される第１のＦＥＴ、この第１のＦＥＴと同チ
ャンネル構造の複数の第２のＦＥＴを備え、前記第１，
第２のＦＥＴのソースは直流電源の一方のラインに共通
に接続され、かつ前記第２のＦＥＴは自身のゲートが前
記第１のＦＥＴのゲートに接続されることにより自身の
ドレインに定電流を出力する多出力型定電流回路におい
て、前記第１，第２のＦＥＴのソースと前記直流電源ラ
インとの間に夫々制御素子を接続し、かつ前記制御素子
の入力を共通の定電位に固定するようにしたことを特徴
とする多出力型定電流回路。 - 【請求項２】請求項１に記載の回路において、前記制御
素子はバイポーラトランジスタであることを特徴とする
多出力型定電流回路。 - 【請求項３】請求項１に記載の回路において、前記バイ
ポーラトランジスタのエミッタを夫々対応する前記ＦＥ
Ｔのソースに接続し、コレクタを前記直流電源ラインに
接続し、かつベースを共通の定電位に固定するようにし
たことを特徴とする多出力型定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124124A JPH04350977A (ja) | 1991-05-29 | 1991-05-29 | 多出力型定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124124A JPH04350977A (ja) | 1991-05-29 | 1991-05-29 | 多出力型定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350977A true JPH04350977A (ja) | 1992-12-04 |
Family
ID=14877522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124124A Pending JPH04350977A (ja) | 1991-05-29 | 1991-05-29 | 多出力型定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350977A (ja) |
-
1991
- 1991-05-29 JP JP3124124A patent/JPH04350977A/ja active Pending
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