JPH09306193A - サンプルホールド回路 - Google Patents

サンプルホールド回路

Info

Publication number
JPH09306193A
JPH09306193A JP8148453A JP14845396A JPH09306193A JP H09306193 A JPH09306193 A JP H09306193A JP 8148453 A JP8148453 A JP 8148453A JP 14845396 A JP14845396 A JP 14845396A JP H09306193 A JPH09306193 A JP H09306193A
Authority
JP
Japan
Prior art keywords
output
current
transistor
circuit
mirror circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8148453A
Other languages
English (en)
Inventor
Koichi Nishimura
浩一 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8148453A priority Critical patent/JPH09306193A/ja
Priority to TW086106571A priority patent/TW377442B/zh
Priority to US08/859,230 priority patent/US5844433A/en
Publication of JPH09306193A publication Critical patent/JPH09306193A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element

Landscapes

  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】ホールド時の消費電力を低減させるサンプルホ
ールド回路の提供。 【解決手段】サンプル動作／ホールド動作を制御する制
御信号を受けるトランジスタＱ5、Ｑ6で構成される電流
スイッチの出力を第１の電流ミラー回路ＣＭ1に入力
し、ＣＭ1の第１の出力を第２の電流ミラー回路ＣＭ2に
入力し電流の向きを反転させ、ＣＭ1の第２の出力とＣ
Ｍ2の出力でトランジスタＱ1〜Ｑ4で構成されるバッフ
ァ回路を駆動する。サンプル時には電流ミラー回路ＣＭ
1、ＣＭ2に電流が流れ、上記バッファ回路を駆動し、ホ
ールド時は電流ミラー回路ＣＭ1、ＣＭ2には電流が流れ
ず、バッファ回路はオフ状態となり、バッファ回路の出
力はハイインピーダンスとなり、ホールド用コンデンサ
にはサンプル時の電圧が保持される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、サンプルホールド
回路に関し、特にＩＣ（集積回路）化に好適とされ、低
消費電力型で且つ広いダイナミックレンジを有したサン
プルホールド回路に関する。
【０００２】
【従来の技術】サンプル＆ホールド回路（「サンプルホ
ールド回路」という）は、例えばアナログ／デジタル変
換回路（Ａ／Ｄ変換回路）の入力前段に備えられ変換中
の入力電圧を安定化するために用いたり、液晶駆動用信
号処理回路の転送速度を落とす場合において直−並列変
換するためのアナログ信号のメモリとして用いる等、そ
の応用は多岐に渡る。
【０００３】サンプルホールド回路に要求される特性の
課題として、フィードスルーオフセット電圧の低減、セ
トリングタイムの減少、ホールド電圧変動の減少、ダイ
ナミックレンジの拡大、低消費電力化、等々がある。ま
た、サンプル＆ホールド回路はＩＣ化に適したものとす
るため、特に低消費電力で、かつダイナミックレンジの
広いものが要求される。
【０００４】この用途のサンプルホールド回路に比較的
適した従来技術として、例えば特開昭６１−１２６６９
５号公報には、エミッタフォロワで構成され、定電流源
の流れる経路を切り替えることでサンプル状態とホール
ド状態を切り替える方式が提案されている。この従来の
サンプルホールド回路を以下に説明をする。図６は、こ
の従来技術のサンプルホールド回路の回路構成を示す図
である。
【０００５】図６を参照して、ＮＰＮトランジスタＱ14
およびＰＮＰトランジスタＱ15は共通接続されたベース
にアナログ信号が入力され、ＮＰＮトランジスタＱ
14は、エミッタがスイッチ回路ＳＷ1を介して一端が接
地された定電流源Ｉ1の他端に接続され、コレクタは正
電源ＶCCに接続されている。また、スイッチＳＷ1のメ
ーク側は正電源ＶCCに接続されている。
【０００６】ＰＮＰトランジスタＱ15は、エミッタがス
イッチ回路ＳＷ2を介して一端が正電源ＶＣＣに接続さ
れた定電流源Ｉ2の他端に接続され、コレクタは接地さ
れている。また、スイッチＳＷ2のメーク側は接地電位
に接続されている。
【０００７】ＰＮＰトランジスタＱ17は、ベースがＮＰ
ＮトランジスタＱ14のエミッタに接続され、コレクタが
接地され、エミッタは抵抗Ｒ2の一端に接続される。Ｎ
ＰＮトランジスタＱ16は、ベースがＰＮＰトランジスタ
Ｑ15のエミッタに接続され、コレクタが正電源ＶCCに接
続され、エミッタは抵抗Ｒ1の一端に接続されている。
【０００８】そして、抵抗Ｒ1とＲ2の各々の他端を共通
接続し、この共通接続点を出力端子ＶOUTとする。
【０００９】ホールド用コンデンサＣHは、出力端子Ｖ
OUTと接地間に接続されている。
【００１０】スイッチＳＷ1とＳＷ2は、スイッチコント
ロール回路ＣＯＮＴにより同期して制御されている。
【００１１】なお、上記特開昭６１−１２６６９５号公
報には、以上説明した回路に更に帰還回路を付加し、ス
ピードアップを図った構成も記載されているが、本発明
の主題と直接関連しないためその説明は省略する。
【００１２】図６に示した従来のサンプルホールド回路
の動作を以下に説明する。
【００１３】まず、サンプル動作時に、スイッチコント
ローラ回路ＣＯＮＴから発生するスイッチ制御信号によ
り、スイッチＳＷ1とＳＷ2はいずれも、Ａ端子側に切替
接続され、トランジスタＱ14は電流源Ｉ1により、また
トランジスタＱ15は電流源Ｉ2によりバイアスされる。
【００１４】この時、トランジスタＱ16とＱ17のベース
は、トランジスタＱ15とＱ14によりバイアスされ、オン
状態となる。
【００１５】ここで、共通接続したトランジスタＱ14と
Ｑ15のベースに印加される入力電圧をＶinとし、出力電
圧をＶoutとすると、次式（１）、（２）で与えられ
る。
【００１６】 Ｖout＝Ｖin＋ＶBE(Q15)−ＶBE(Q16)−ＩE(Q16)Ｒ1 ＝Ｖin−ＶBE(Q14)＋ＶBE(Q17)＋ＩE(Q17)Ｒ2 …(1)
【００１７】Ｖout≒Ｖin …(2)
【００１８】但し、ＶBE(Q14)、ＶBE(Q15)、
ＶBE(Q16)、ＶBE(Q17)は、トランジスタＱ14、Ｑ15、Ｑ
16、Ｑ17のベース−エミッタ間電圧、ＩE(Q3)、ＩE(Q4)
はトランジスタＱ3、Ｑ4のエミッタ電流をそれぞれ示し
ている。
【００１９】これは抵抗Ｒ1、Ｒ2の抵抗値は数十〜数百
オームのレベルとされるため、次式（３）、（４）が成
り立つためである。
【００２０】ＶBE(Q16)＞＞ＩE(Q16)Ｒ1、 ＶBE(Q17)＞＞ＩE(Q17)Ｒ2 …(3)
【００２１】ＶBE(Q15)≒ＶBE(Q16)、 ＶBE(Q14)≒ＶBE(Q17) …(4)
【００２２】従って、入力電圧Ｖinと同じ電圧値がホー
ルド用コンデンサＣHに充電される。
【００２３】次に、サンプル動作からホールド動作に移
行した状態の説明を行う。
【００２４】ホールド動作時において、コントローラ回
路ＣＯＮＴから発生するスイッチ制御信号により、スイ
ッチＳＷ1とＳＷ2はそれぞれＢ端子側に切替接続され
る。
【００２５】この時、電流源Ｉ1は正電源ＶCC側に流
れ、トランジスタＱ14はバイアスされずオフ状態とな
る。また、電流源Ｉ2は接地電位側に流れ、トランジス
タＱ15はバイアスされずオフ状態となる。従って、トラ
ンジスタＱ15とＱ17はともにベースがバイアスされず、
オフ状態となる。
【００２６】このため、入力と出力とは分離されたこと
になり、ホールド用コンデンサＣHはサンプル状態で充
電された電位をホールドすることになる。
【００２７】このようにして、アナログの入力信号をサ
ンプルし、所定のタイミングでホールドすることができ
る。
【００２８】
【発明が解決しようとする課題】上記した従来のサンプ
ルホールド回路は下記記載の問題点を有している。
【００２９】（１）その第１の問題点は、制御電流がＩ
1とＩ2の２個独立に必要であり、回路素子が多くなると
いうことである。
【００３０】これは、上記従来のサンプルホールド回路
において、トランジスタＱ14、Ｑ15が互いに逆導電性の
ため、独立の逆極性の電流源が必要とされていることに
よる。
【００３１】（２）第２の問題点は、ホールド状態時
に、不要な電流Ｉ1、Ｉ2が流れ、消費電力が大きいとい
うことである。
【００３２】これは、上記従来のサンプルホールド回路
において、ホールド状態時に、電流源Ｉ1については接
地電位に接続され、電流源Ｉ2については正電源ＶCCに
接続され、無駄電流として正電源ＶCCから接地電位に流
れることによる。
【００３３】液晶駆動用信号処理回路では、サンプルホ
ールド回路が例えば１０数個必要になる場合があり、そ
の消費電力が大きいと、ＩＣ化した場合、熱抵抗の観点
からパッケージの許容範囲を超えてしまうという問題が
ある。
【００３４】（３）第３の問題点は、入出力のダイナミ
ックレンジが小さいということである。
【００３５】これは、上記従来のサンプルホールド回路
において、定電流源Ｉ1、Ｉ2と直列に接続されているス
イッチ回路ＳＷ1、ＳＷ2のために、このスイッチ部分を
ＩＣ化のため電子化すると、約１Ｖ程度の電圧が必要と
される。このため、全体として、計２Ｖ分程ダイナミッ
クレンジが小さくなる。
【００３６】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、ＩＣ化に適した簡単な
回路構成で、ダイナミックレンジが大きく、しかも低消
費電力のサンプルホールド回路を提供することにある。
【００３７】
【課題を解決するための手段】前記目的を達成するた
め、本発明のサンプルホールド回路は、一の入力を定電
圧に接続し他の入力を制御信号に接続し、電流スイッチ
として機能する、第１及び第２のトランジスタからな
る、差動対トランジスタと、入力端を前記差動対トラン
ジスタの一の出力に接続し、第１、第２の出力端を備え
た第１のカレントミラー回路と、入力端を前記第１のカ
レントミラー回路の第１の出力端に接続した第２のカレ
ントミラー回路と、前記第１のカレントミラー回路の第
２の出力と前記第２のカレントミラー回路の出力とで制
御されるバッファ回路と、前記バッファ回路の出力と基
準電位との間に接続されたホールド用容量と、を備え、
前記バッファ回路の入力に入力電圧信号が接続され前記
差動対トランジスタの一の入力に接続した制御信号によ
りサンプル状態とホールド状態を切り替えることを特徴
とする。
【００３８】また、本発明においては、前記バッファ回
路は、コレクタが正電源に接続されエミッタが前記第２
のカレントミラー回路の出力端に接続されたＮＰＮ型の
第３のトランジスタと、コレクタが前記基準電位に接続
され、エミッタが前記第１のカレントミラー回路の第２
の出力端に接続されたＰＮＰ型の第４のトランジスタ
と、コレクタが前記基準電位に接続され、ベースが前記
第３のトランジスタのエミッタに接続されたＰＮＰ型の
第５のトランジスタと、コレクタが前記正電源に接続さ
れ、ベースが前記第４のトランジスタのエミッタに接続
されたＮＰＮ型の第６のトランジスタと、を備え、前記
第３及び第４のトランジスタのベースを共通接続して入
力電圧端子とし、前記第５及び第６のトランジスタのエ
ミッタを共通接続して出力端子とした、ことを特徴とす
る。
【００３９】さらに、本発明においては、前記バッファ
回路に代わって、ダイオードブリッジ回路を備え、前記
ダイオードブリッジ回路が、アノードが共通接続された
第１及び第２のダイオードと、カソードが共通接続され
た第３と第４のダイオードダイオードとからなり、前記
第１のダイオードのカソードと前記第３のアノードとを
接続して入力電圧端子とし、前記第２のダイオードのカ
ソードと前記第４のダイオードのアノードを接続して出
力端子とし、前記第１及び第２のダイオードのアノード
とを前記第１のカレントミラー回路の第２の出力端に接
続し、前記第３及び第４のダイオードのカソードを前記
第２のカレントミラー回路の出力端に接続した構成とし
てもよい。
【００４０】そして、本発明においては、前記バッファ
回路は、好ましくは、コレクタとベースとが接続され、
かつ前記第１のカレントミラー回路の第２の出力端に接
続された第３のＮＰＮ型トランジスタと、コレクタとベ
ースとが接続され、かつ前記第２のカレントミラー回路
の出力端に接続された第４のＰＮＰ型トランジスタと、
コレクタが前記基準電位に接続され、ベースが前記第４
のトランジスタのコレクタとベースに共通接続された第
５のトランジスタと、コレクタが前記正電源に接続さ
れ、ベースが前記第３のトランジスタのコレクタとベー
スに共通接続された第６のトランジスタと、を備え、前
記第３と第４の各々のトランジスタのエミッタを共通接
続して入力電圧端子とし、前記第５と第６のトランジス
タのエミッタを共通接続して出力端子とした構成として
もよい。
【００４１】本発明によれば、サンプル状態／ホールド
状態の切換を差動増幅器で検出し、サンプル状態の時だ
けその電流出力を基準電流としてカレントミラー回路を
動作させている。一方、ホールド状態の時はカレントミ
ラーが動作しないので、無駄な電流が流れない。これに
より、低消費電力化が実現できる。
【００４２】また、バッファ回路の駆動にカレントミラ
ー回路を使用し、その入力電流をオン／オフする制御方
式を採用したことにより、制御系スイッチによるダイナ
ミックレンジの減少はない。これにより、従来に比べ、
ダイナミックレンジの拡大が図れる。
【００４３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は本発明の実施
の形態の構成を示す図である。
【００４４】図１を参照すると、電流スイッチを構成す
る差動対ＮＰＮトランジスタＱ1、Ｑ2はエミッタが共通
接続されて定電流源Ｉoに接続され、トランジスタＱ1の
コレクタは正電源ＶCCに接続され、ベースは基準電源Ｖ
REFに接続されている。また、トランジスタＱ2のコレク
タは２出力を持つ第１のカレントミラー回路ＣＭ1の入
力端に接続され、ベースはサンプル状態／ホールド状態
を選択する制御信号に接続されている。
【００４５】第１のカレントミラー回路ＣＭ1の共通端
子は正電源ＶCCに接続され、第１のカレントミラー回路
ＣＭ1の入出力の電流比は、入力：出力１：出力２＝
１：ｍ：ｎに設定されている。
【００４６】第１のカレントミラー回路ＣＭ1の第１の
出力端（電流比ｍ）は、第２のカレントミラー回路ＣＭ
2の入力端に接続されている。
【００４７】ＰＮＰトランジスタＱ4及びＮＰＮトラン
ジスタＱ3のベースは共通接続され、アナログ入力端子
Ｖinに接続され、ＰＮＰトランジスタＱ4のコレクタは
接地され、エミッタは第１のカレントミラー回路ＣＭ1
の第２の出力端（電流比ｎ）に接続されている。
【００４８】ＮＰＮトランジスタＱ3は、コレクタが正
電源ＶCCに接続され、エミッタが第２のカレントミラー
回路ＣＭ2の出力端に接続されている。
【００４９】ＮＰＮトランジスタＱ6は、コレクタが正
電源ＶCCに接続され、ベースがトランジスタＱ4のエミ
ッタに接続されている。また、ＰＮＰトランジスタＱ5
はコレクタが接地され、ベースがトランジスタＱ3のエ
ミッタに接続されている。
【００５０】そして、トランジスタＱ5、Ｑ6の各々のエ
ミッタは共通接続されて出力端子Ｖoutに接続され、ホ
ールド用コンデンサＣHが出力端子Ｖoutと接地電位間に
接続されている。
【００５１】図２は、本発明の第１の実施の形態で用い
られたカレントミラー回路の構成を示す図で、図２
（Ａ）は、第１のカレントミラー回路ＣＭ1の一実施例
を示し、図２（Ｂ）は第２のカレントミラー回路ＣＭ2
の一実施例を示している。
【００５２】図２（Ａ）を参照すると、電流比が入力：
出力１：出力２：＝１：ｍ：ｎの第１のカレントミラー
回路ＣＭ1は、エミッタ同士、またベース同士が共通接
続されたＰＮＰトランジスタＱ7〜Ｑ9と、エミッタが上
述したトランジスタＱ7〜Ｑ9のベースと共通接続され、
ベースがトランジスタＱ7のコレクタに共通接続され、
コレクタが接地されたＰＮＰトランジスタＱ10と、から
構成されている。そして、トランジスタＱ7〜Ｑ9の共通
接続されたエミッタが、カレントミラー回路ＣＭ1の共
通端子に対応する。
【００５３】また、トランジスタＱ7のコレクタとトラ
ンジスタＱ10のベースを接続して入力端とし、トランジ
スタＱ8のコレクタがカレントミラー回路ＣＭ1の第１の
出力端（出力１）に対応し、トランジスタＱ9のコレク
タがカレントミラー回路ＣＭ1の第２の出力端（出力
２）に対応している。ここで、トランジスタＱ8のエミ
ッタ面積はトランジスタＱ7のエミッタ面積のｍ倍とさ
れ、またトランジスタＱ9のエミッタ面積はトランジス
タＱ7のエミッタ面積のｎ倍とされている。
【００５４】次に、電流比が、入力：出力＝１：ｋの第
２のカレントミラー回路ＣＭ2は、エミッタ同士、また
ベース同士が共通接続されたＮＰＮトランジスタＱ11、
Ｑ12と、エミッタがトランジスタＱ11、Ｑ12のベースと
接続され、ベースがトランジスタＱ11のコレクタと接続
され、コレクタが電源ＶCCに接続されたＮＰＮトランジ
スタＱ13と、から構成されている。そして、トランジス
タＱ11、Ｑ12の共通接続されたエミッタがカレントミラ
ー回路ＣＭ2の共通端子に対応する。
【００５５】また、トランジスタＱ11のコレクタとトラ
ンジスタＱ13のベースを接続して入力端とし、トランジ
スタＱ12のコレクタがカレントミラー回路ＣＭ2の出力
端に対応する。ここで、トランジスタＱ12のエミッタ面
積は、トランジスタＱ11のエミッタ面積のｋ倍とされて
いる。
【００５６】以上のようにエミッタ面積を設定すること
により、入力と出力の電流比がエミッタ面積に比例した
電流を得ることができる。ここで、トランジスタのコレ
クタ電流をＩCとし、逆方向飽和電流をＩSとすると、Ｉ
Cは次式（５）で表される。
【００５７】ＩC＝ＩSｅｘｐ（ＶBE／ＶT） …(5)
【００５８】但し、ＶBEはベース−エミッタ間電圧、Ｖ
Tは熱電圧をそれぞれ示している。
【００５９】この逆方向飽和電流ＩSはエミッタ面積に
正比例する。従って、コレクタ電流はエミッタ面積に比
例する。このように、カレントミラー回路において、入
力を構成するトランジスタのエミッタ面積に対する、出
力を構成するトランジスタのエミッタ面積比で、入出力
電流比を変えることが可能である。また、トランジスタ
のエミッタに抵抗を挿入し、その抵抗値を調整すること
により入出力の電流比を変えることも可能である。
【００６０】本発明の実施の形態の動作について図１を
参照して詳細に説明する。
【００６１】まず、サンプル動作時は、制御信号とし
て、差動対トランジスタを構成するトランジスタＱ2の
ベースに基準電圧ＶREFより約３００ｍＶ以上高い電圧
を印加する。この時、差動対を構成するトランジスタＱ
1、Ｑ2のうちトランジスタＱ2側がオンする（トランジ
スタＱ１はオフ状態）。このため、差動対トランジスタ
Ｑ1、Ｑ２をバイアスする電流源Ｉ0の電流は全てトラン
ジスタＱ2のコレクタ電流として流れ、トランジスタＱ
２のコレクタ電流は第１のカレントミラー回路ＣＭ1の
入力電流となる。
【００６２】第１のカレントミラー回路ＣＭ1は、入出
力の電流比が、前述したように重みづけされており、第
１のカレントミラー回路ＣＭ1の入力電流がＩ0の時、第
１の出力端から出力される電流（第１の出力電流）はｍ
Ｉ0となり、第２の出力端から出力される電流（第２の
出力電流）はｎＩ0となる。
【００６３】第１の出力電流ｍＩ0は、第２のカレント
ミラー回路ＣＭ2の入力電流とされ、第２のカレントミ
ラー回路ＣＭ2は入力と出力の電流比が１：ｋになるよ
うに設計されている。
【００６４】このため、第２のカレントミラー回路ＣＭ
2の出力端から出力される電流はｍｋＩ0となる。
【００６５】トランジスタＱ4のエミッタは第１のカレ
ントミラー回路ＣＭ1の第２の出力電流ｎＩ0でバイアス
され、一方、トランジスタＱ3のエミッタは、第２のカ
レントミラー回路ＣＭ2の出力電流ｍｋＩ0でバイアスさ
れる。
【００６６】また、トランジスタＱ6のベースは第１の
カレントミラー回路ＣＭ1の第２の出力電流でバイアス
され、トランジスタＱ5のベースは第２のカレントミラ
ー回路ＣＭ2の出力電流でバイアスされる。従って、ト
ランジスタＱ5とＱ6はオン状態となる。
【００６７】出力電圧Ｖoutは、入力電圧をＶinとする
と、次式（６）で与えられる。
【００６８】 Ｖout＝Ｖin＋ＶBE(Q4)−ＶBE(Q6) ＝Ｖin−ＶBE(Q3)＋ＶBE(Q5) ≒Ｖin …(6)
【００６９】但し、ＶBE(Q3)、ＶBE(Q4)、ＶBE(Q5)、Ｖ
BE(Q6)はトランジスタＱ3、Ｑ4、Ｑ5、Ｑ6のベース−エ
ミッタ間電圧を示している。
【００７０】ＶBE(Q4)≒ＶBE(Q6)、ＶBE(Q3)≒ＶBE(Q5)
となるため、上式（６）が導かれる。
【００７１】従って、出力電圧Ｖoutは入力電圧Ｖinと
同じ電圧となり、この電圧によりホールド用コンデンサ
ＣHに充電される。
【００７２】次に、サンプル動作からホールド動作に移
行した状態の説明を行う。
【００７３】このホールド動作時では、トランジスタＱ
2のベースに基準電圧ＶREFよりも約３００ｍＶ以上低い
電圧を印加する。この時差動対トランジスタＱ1、Ｑ2の
トランジスタＱ1側がオンする。このため、差動対トラ
ンジスタをバイアスする電流源Ｉ0の電流は全てトラン
ジスタＱ1のコレクタ電流となり、第１のカレントミラ
ー回路ＣＭ1の入力端には入力電流が供給されず、第
１、第２の出力端からは出力電流が流れない。
【００７４】従って、第２のカレントミラー回路ＣＭ2
にも電流が流れず、トランジスタＱ3、Ｑ4はオフする。
この結果、トランジスタＱ5、Ｑ6もオフ状態となる。
【００７５】これにより入力と出力は分離されたことに
なり、ホールド用コンデンサＣHはサンプル状態で充電
された電位でホールドすることになる。
【００７６】ここで、カレントミラー回路で電流比をと
ることの必要性を説明する。第１のカレントミラー回路
ＣＭ1では入出力の電流比を１：ｍ：ｎとし、第２のカ
レントミラー回路ＣＭ2で１：ｋとしたのは、トランジ
スタＱ4のバイアス電流をｎＩ0とし、かつトランジスタ
Ｑ3のバイアス電流をｍｋＩ0とするためである。
【００７７】このようにＮＰＮトランジスタＱ4と、Ｐ
ＮＰトランジスタＱ3のバイアス電流を同一でなく異な
る値としたのは、それぞれ応答速度に対する最適値がＮ
ＰＮトランジスタとＰＮＰトランジスタとでは異なって
いることによる。
【００７８】本発明の実施の形態に係るサンプルホール
ド回路は、回路全体として最大の性能が出せるように、
シミュレーション等で最適なｍ、ｎ、ｋを決定するよう
にしたものである。
【００７９】次に、本発明の実施例として、実際の波形
図を用いて動作の説明を行う、図５（ａ）はトランジス
タＱ2のベースに印加される制御信号波形を示し、図５
（ｂ）は入力電圧端子Ｖｉｎに印加される入力電圧信号
波形を示し、図５（ｃ）は出力電圧端子Ｖｏｕｔの出力
波形を示している。
【００８０】図５（ａ）を参照すると、制御信号はトラ
ンジスタＱ1のベースに入力される基準定電圧ＶREFに対
し±３００ｍＶの電圧が入力される。基準定電圧ＶREF
に対し＋３００ｍＶの時をハイレベル（以下‘Ｈ’と記
す）とし、−３００ｍＶの時をローレベル（以下‘Ｌ’
と記す）とすると、制御信号が‘Ｈ’の時に、入力信号
を取り込み、‘サンプル’状態となる。そして、制御信
号が‘Ｌ’レベルの時にホールド状態に入り、制御信号
が‘Ｈ’レベルから‘Ｌ’レベルに切り替わる直前の値
をホールドする。そして、制御信号が次の‘Ｈ’レベル
になるまでこの値をホールドする。
【００８１】このように、制御信号が‘Ｈ’レベルにな
る毎に入力電圧を取り込み、制御信号の‘Ｌ’レベルで
その値をホールドする動作を繰り返す。
【００８２】このようにして、アナログの入力信号をサ
ンプルし、所定のタイミングでホールドすることができ
る。
【００８３】次に、本発明の第２の実施の形態について
図３を参照して詳細に説明する。図３において、前記第
１の実施の形態の説明で参照した図１と同一の要素には
同一の参照符号を付し、同一要素の説明は重複を回避す
るため省略し、主に相違点を説明する。
【００８４】図３を参照すると、本発明の第２の実施の
形態においては、前記第１の実施の形態のトランジスタ
Ｑ3〜Ｑ6に代えて、ダイオードブリッジ回路Ｄbrを用い
た点が相違している。
【００８５】ダイオードブリッジ回路Ｄbrは４個のダイ
オードＤ1〜Ｄ4で構成され、ダイオードＤ1、Ｄ2のアノ
ードは第１のカレントミラー回路ＣＭ1の第２の出力端
（電流比ｎ）と共通接続される。また、ダイオード
Ｄ3、Ｄ4のカソードは第２のカレントミラー回路ＣＭ2
の出力端（電流比ｋ）と共通接続される。そして、ダイ
オードＤ1のカソードはダイオードＤ3のアノードと共通
接続されて、アナログ入力端子Ｖinに接続される。一
方、ダイオードＤ2のカソードとダイオードＤ4のアノー
ドを共通接続されて出力端子Ｖoutに接続され、出力端
子Ｖoutと接地電位間にホールド用のコンデンサＣHが接
続される。
【００８６】次に、本発明の第２の実施の形態の動作に
ついて図３を参照して説明する。まずサンプル動作時
は、前記第１の実施の形態と同様、トランジスタＱ2の
ベースに基準電圧ＶREFより約３００ｍＶ以上高い電圧
を印加し、第１及び第２のカレントミラー回路ＣＭ1、
ＣＭ2を能動状態とする。この時、第１のカレントミラ
ー回路ＣＭ1の第２の出力電流（ｎＩ0）と第２のカレン
トミラー回路ＣＭ2の出力電流（ｋｍＩ0）とが同じ電流
値となるように、第１、第２のカレントミラー回路ＣＭ
1、ＣＭ2の入出力電流係数（ｍ、ｎ、ｋ）を調整する。
すなわち、ｍｋ＝ｎとなるように設定する。
【００８７】これにより、ホールド用コンデンサＣHの
充放電が完了した時には、第１のカレントミラー回路Ｃ
Ｍ1の第２の出力電流（ｎＩ0）はダイオードＤ1〜Ｄ4を
介して全て第２のカレントミラー回路ＣＭ2の出力電流
となる。このため、ダイオードＤ1とＤ2、Ｄ3とＤ4の各
々の整合がとれていれば、それぞれダイオードの順方向
電圧が等しい。すなわち、ダイオードＤ1〜Ｄ4の順方向
電圧を各々ＶD1、ＶD2、ＶD3、ＶD4とすると、ＶD1＝Ｖ
D2、ＶD3＝ＶD4となる。
【００８８】入力電圧をＶinとし、出力電圧をＶoutと
すると、次式（７）が成り立つ。
【００８９】 Ｖout＝Ｖin＋ＶD1−ＶD2 ＝Ｖin−ＶD3＋ＶD4 ＝Ｖin …(7)
【００９０】従って、入力電圧Ｖinと同じ電圧がホール
ド用コンデンサＣHに充電される。
【００９１】次に、サンプル動作からホールド動作に移
行した状態の説明を行う。
【００９２】このホールド動作時では、トランジスタＱ
2のベースに基準電圧ＶREFより約３００ｍＶ以上低い電
圧を印加する。この時、第１、第２のカレントミラー回
路ＣＭ1、ＣＭ2は共にオフ状態になり、ひいてはダイオ
ードブリッジＤbrを構成するダイオードＤ1〜Ｄ4は全て
オフする。
【００９３】これにより、入力と出力は分離されたこと
になり、ホールド用コンデンサＣHはサンプル状態で充
電された電位でホールドすることになる。
【００９４】このようにして、アナログの入力信号をサ
ンプルし、所定のタイミングでホールドすることができ
る。
【００９５】次に本発明の第３の実施の形態について図
４を参照して詳細に説明する。図４において、前記第１
の実施の形態の説明で参照した図１と同一の要素には同
一の参照符号を付し、同一要素の説明は重複を回避する
ため省略する。
【００９６】図４を参照すると、本発明の第３の実施の
形態は、前記第１の実施形態のトランジスタＱ3とＱ4の
接続を換えた以外は、全て図１と同一構成とされてい
る。すなわち、ＮＰＮトランジスタＱ3は、コレクタと
ベースを接続し、その接続点を第１のカレントミラーＣ
Ｍ1の第２の出力端と、ＮＰＮトランジスタＱ6のベース
に共通接続する。
【００９７】また、ＰＮＰトランジスタＱ4はコレクタ
とベースを接続し、その接続点を第２のカレントミラー
回路ＣＭ2の出力端とＰＮＰトランジスタＱ5のベースに
共通接続する。
【００９８】そして、トランジスタＱ3とトランジスタ
Ｑ4は、エミッタを共通接続して入力端子Ｖinに接続し
ている。
【００９９】ここで、第１と第２のカレントミラー回路
ＣＭ1、ＣＭ2について、電流比がｍｋ＝ｎの間隙をみた
すように設定する。
【０１００】このようにすることで、入力端子Ｖinに
は、電流の出し入れがなくなり、入力端子Ｖinを駆動す
る側の駆動電流能力が小さくできるという利点がある。
【０１０１】また、このようにすることで、ホールド容
量ＣHへの充電完了時のＮＰＮトランジスタＱ3とＱ6、
ＰＮＰトランジスタＱ4とＱ5の各々のコレクタ電流を等
しくすることができる。
【０１０２】本発明の第３の実施の形態の基本的な動作
は前記第１の実施形態と同一であるため省略する。
【０１０３】ここで、出力電圧Ｖout、と入力電圧Ｖin
の関係は、上述したように各トランジスタのコレクタ電
流が等しいことから、次式（８）で与えられる。
【０１０４】 Ｖout＝Ｖin＋ＶBE(Q3)−ＶBE(Q6) ＝Ｖin−ＶBE(Q4)＋ＶBE(Q5) ＝Ｖin …(8)
【０１０５】但し、ＶBE(Q3)、ＶBE(Q4)、ＶBE(Q5)、Ｖ
BE(Q6)はトランジスタＱ3、Ｑ4、Ｑ5、Ｑ6のベース−エ
ミッタ間電圧を示している。
【０１０６】前記第１の実施の形態では、ＮＰＮトラン
ジスタとＰＮＰトランジスタのエミッタ−ベース間電圧
の差分がオフセット電圧として現れた。すなわち、通常
ＮＰＮトランジスタとＰＮＰトランジスタのエミッタ−
ベース間電圧は同じコレクタ電流でも若干異なった値と
なる。これは、プロセスのプロファイルが異なることか
ら生じるものである。
【０１０７】従って、前記第１の実施の形態において
は、入力電圧Ｖinと出力電圧Ｖoutの関係は(6)式に示す
ようにＶout≒Ｖinとなり、正確にはＶout＝Ｖinとはな
らなかった。
【０１０８】図４に示した本発明の第３の実施の形態
は、この問題点を解決したものである。すなわち、上式
（８）において、トランジスタＱ３とＱ６のベース−エ
ミッタ間電圧ＶBE(Q3)とＶBE(Q6)は同じＮＰＮトランジ
スタのベース−エミッタ間電圧であり、またトランジス
タＱ４とＱ５のベース−エミッタ間電圧ＶBE(Q4)とＶ
BE(Q5)は同じＰＮＰトランジスタのベース、エミッタ間
電圧である。
【０１０９】同一チップ上にＩＣ化されたトランジスタ
は、同じ導電性のものであり、かつコレクタ電流が等し
ければ、そのベース−エミッタ間電圧は整合性があり、
ほぼ同じ値となる。従って、トランジスタＱ３、Ｑ６及
びＱ４、Ｑ５のベース−エミッタ間電圧は、ＶBE(Q3)＝
ＶBE(Q6)、ＶBE(Q4)＝ＶBE(Q5)となり、結果としてオフ
セット電圧は生ぜず、Ｖout＝Ｖinとなる。
【０１１０】
【発明の効果】以上説明したように、本発明は下記記載
の効果を有する。
【０１１１】本発明の第１の効果として、ホールド状態
時には制御電流が流れず、低消費電力化が図れるという
ことである。
【０１１２】これは、本発明においては、カレントミラ
ー回路による極性反転回路を用い、カレントミラー回路
が動作していない時には電力を消費しないようにしたこ
とによる。
【０１１３】本発明の第２の効果は、電流スイッチ回路
が１個で済み、回路の簡素化が図れるということであ
る。
【０１１４】これは、本発明においては、カレントミラ
ー回路構成にしたため、入力電流が流れない時には自動
でオフすることによる。
【０１１５】本発明の第３の効果は、入力電圧範囲が広
いということである。
【０１１６】これは、本発明においては、カレントミラ
ー回路を用いた構成としたことにより、出力電流のオン
／オフが、カレントミラー回路の入力端側で制御できる
ことによる。すなわち、出力側にスイッチが入らない
分、ダイナミックレンジが拡大される。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の第１の実
施の形態の回路構成を示す図である。
【図２】本発明に係るサンプルホールド回路におけるカ
レントミラー回路の一実施例を示す図である。
【図３】本発明に係るサンプルホールド回路の第２の実
施の形態の回路構成を示す図である。
【図４】本発明に係るサンプルホールド回路の第３の実
施の形態の回路構成を示す図である。
【図５】本発明の実施例の動作を解説するための波形図
である。
【図６】従来のサンプルホールド回路の構成を示す図で
ある。
【符号の説明】
Ｑ1〜Ｑ17 トランジスタ ＣH ホールド用コンデンサ ＣＭ1、ＣＭ2 カレントミラー回路 Ｉ0、Ｉ1、Ｉ2 定電流源 ＶREF 基準電圧源 Ｒ1、Ｒ2 抵抗 Ｄ1〜Ｄ4 ダイオード Ｖin 入力電圧端子 Ｖout 出力電圧端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】信号レベルによりサンプル動作とホールド
    動作とを切替制御する制御信号を入力し、前記サンプル
    動作／ホールド動作に応じて出力端からの定電流の出力
    ／遮断を切替える電流スイッチと、 前記電流スイッチの出力端を入力端に接続し、前記電流
    スイッチの出力電流を所定の電流比で折り返して第１及
    び第２の出力端から出力する第１のカレントミラー回路
    と、 前記第１のカレントミラー回路の第１の出力端を入力端
    に接続し、該第１の出力端からの電流を所定の電流比で
    折り返して出力端から出力する第２のカレントミラー回
    路と、 前記第１のカレントミラー回路の第２の出力と前記第２
    のカレントミラー回路の出力により、サンプル動作時に
    は活性化されて入力端に入力された入力信号を出力端に
    出力し、ホールド時には非活性化されて前記入力端と前
    記出力端とを分離する回路と、 前記出力端と所定の電源間に接続されたホールド用容量
    と、 を備えたことを特徴とするサンプルホールド回路。
  2. 【請求項２】一の入力を定電圧に接続し他の入力を制御
    信号に接続し、電流スイッチとして機能する、第１及び
    第２のトランジスタからなる、差動対トランジスタと、 入力端を前記差動対トランジスタの一の出力に接続し、
    第１、第２の出力端を備えた第１のカレントミラー回路
    と、 入力端を前記第１のカレントミラー回路の第１の出力端
    に接続した第２のカレントミラー回路と、 前記第１のカレントミラー回路の第２の出力と前記第２
    のカレントミラー回路の出力とで制御されるバッファ回
    路と、 前記バッファ回路の出力と基準電位との間に接続された
    ホールド用容量と、 を備え、 前記バッファ回路の入力に入力電圧信号が接続され前記
    差動対トランジスタの一の入力に接続した制御信号によ
    りサンプル状態とホールド状態を切り替えることを特徴
    とするサンプルホールド回路。
  3. 【請求項３】前記バッファ回路が、 コレクタが正電源に接続されエミッタが前記第２のカレ
    ントミラー回路の出力端に接続されたＮＰＮ型の第３の
    トランジスタと、 コレクタが前記基準電位に接続され、エミッタが前記第
    １のカレントミラー回路の第２の出力端に接続されたＰ
    ＮＰ型の第４のトランジスタと、 コレクタが前記基準電位に接続され、ベースが前記第３
    のトランジスタのエミッタに接続されたＰＮＰ型の第５
    のトランジスタと、 コレクタが前記正電源に接続され、ベースが前記第４の
    トランジスタのエミッタに接続されたＮＰＮ型の第６の
    トランジスタと、 を備え、 前記第３及び第４のトランジスタのベースを共通接続し
    て入力電圧端子とし、 前記第５及び第６のトランジスタのエミッタを共通接続
    して出力端子とした、 ことを特徴とする請求項２記載のサンプルホールド回
    路。
  4. 【請求項４】前記バッファ回路に代わって、ダイオード
    ブリッジ回路を備え、 前記ダイオードブリッジ回路が、アノードが共通接続さ
    れた第１及び第２のダイオードと、カソードが共通接続
    された第３と第４のダイオードダイオードとからなり、 前記第１のダイオードのカソードと前記第３のアノード
    とを接続して入力電圧端子とし、 前記第２のダイオードのカソードと前記第４のダイオー
    ドのアノードとを接続して出力端子とし、 前記第１及び第２のダイオードのアノードを前記第１の
    カレントミラー回路の第２の出力端に接続し、 前記第３及び第４のダイオードのカソードを前記第２の
    カレントミラー回路の出力端に接続したことを特徴とす
    る請求項２記載のサンプルホールド回路。
  5. 【請求項５】前記バッファ回路が、 コレクタとベースとが接続され、かつ前記第１のカレン
    トミラー回路の第２の出力端に接続された第３のＮＰＮ
    型トランジスタと、 コレクタとベースとが接続され、かつ前記第２のカレン
    トミラー回路の出力端に接続された第４のＰＮＰ型トラ
    ンジスタと、 コレクタが前記基準電位に接続され、ベースが前記第４
    のトランジスタのコレクタとベースに共通接続された第
    ５のトランジスタと、 コレクタが前記正電源に接続され、ベースが前記第３の
    トランジスタのコレクタとベースに共通接続された第６
    のトランジスタと、を備え、 前記第３と第４の各々のトランジスタのエミッタを共通
    接続して入力電圧端子とし、前記第５と第６のトランジ
    スタのエミッタを共通接続して出力端子とした、ことを
    特徴とする請求項２記載のサンプルホールド回路。
  6. 【請求項６】前記第１のカレントミラー回路の入力電流
    と第１、第２の出力端の電流の比を１：ｍ：ｎとし、前
    記第２のカレントミラー回路の入力電流と出力電流の比
    を１：ｋとしたことを特徴とする請求項１又は２記載の
    サンプルホールド回路。
JP8148453A 1996-05-17 1996-05-17 サンプルホールド回路 Pending JPH09306193A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8148453A JPH09306193A (ja) 1996-05-17 1996-05-17 サンプルホールド回路
TW086106571A TW377442B (en) 1996-05-17 1997-05-16 Sampling/holding capacitor with current mirror circuit
US08/859,230 US5844433A (en) 1996-05-17 1997-05-19 Sample/hold circuit with current mirror circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8148453A JPH09306193A (ja) 1996-05-17 1996-05-17 サンプルホールド回路

Publications (1)

Publication Number Publication Date
JPH09306193A true JPH09306193A (ja) 1997-11-28

Family

ID=15453118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8148453A Pending JPH09306193A (ja) 1996-05-17 1996-05-17 サンプルホールド回路

Country Status (3)

Country Link
US (1) US5844433A (ja)
JP (1) JPH09306193A (ja)
TW (1) TW377442B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711719B2 (en) * 2001-08-13 2004-03-23 International Business Machines Corporation Method and apparatus for reducing power consumption in VLSI circuit designs

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW358283B (en) * 1996-06-26 1999-05-11 Oki Electric Ind Co Ltd Remote testing device
JPH10188589A (ja) * 1996-12-26 1998-07-21 Canon Inc サンプル・ホールド回路
JP3063657B2 (ja) * 1996-12-28 2000-07-12 日本電気株式会社 サンプルホールド回路
JP2000138573A (ja) * 1998-10-30 2000-05-16 Fujitsu Ltd 差動入力回路
FI106415B (fi) * 1998-12-22 2001-01-31 Nokia Mobile Phones Ltd Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi
JP4087544B2 (ja) * 2000-02-28 2008-05-21 三菱電機株式会社 バッファ回路およびホールド回路
US12393257B2 (en) * 2022-09-06 2025-08-19 Apple Inc. Wakeup circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61126695A (ja) * 1984-11-21 1986-06-14 Toshiba Corp サンプルホ−ルド回路
US5036219A (en) * 1989-05-31 1991-07-30 Harris Corporation Precise, high speed CMOS track (sample)/hold circuits
JP3103154B2 (ja) * 1990-10-30 2000-10-23 株式会社東芝 サンプル・ホールド回路
GB2253960B (en) * 1991-02-21 1995-02-15 Gen Electric Co Ltd A duo-binary and/or binary data slicer
US5473273A (en) * 1993-10-15 1995-12-05 Xerox Corporation Maximum/minimum hold circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711719B2 (en) * 2001-08-13 2004-03-23 International Business Machines Corporation Method and apparatus for reducing power consumption in VLSI circuit designs

Also Published As

Publication number Publication date
TW377442B (en) 1999-12-21
US5844433A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
JP2730767B2 (ja) 電圧対電流変換器
JPH09306193A (ja) サンプルホールド回路
JPH0554689A (ja) サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置
US6288660B1 (en) BiCMOS circuit for controlling a bipolar current source
US5128564A (en) Input bias current compensation for a comparator
JPH02222014A (ja) 切り換えできる電流発生器を具えた集積回路
JPS606576B2 (ja) 信号変換回路
EP0343731B1 (en) Unity-gain current-limiting circuit
JP2896029B2 (ja) 電圧電流変換回路
JPH077337A (ja) 両極性電圧／電流変換回路
US6559706B2 (en) Mixer circuitry
US6127856A (en) Sample-and-hold circuit operable at a low voltage
JPH09331221A (ja) 利得可変増幅器
JP2687160B2 (ja) スイッチ回路
US5014019A (en) Amplifier circuit operable at low power source voltage
JPS6031130B2 (ja) サンプル・ホ−ルド回路
JP2591320B2 (ja) 半導体集積回路
JPH06303117A (ja) スタートアップ回路
JPH0434567Y2 (ja)
JP3039174B2 (ja) スイッチ回路
JPH0614497Y2 (ja) マルチ定電流源回路
JPH0434849B2 (ja)
JPH0445199Y2 (ja)
JPS61126694A (ja) サンプルホ−ルド回路用スイツチ回路
JPH0449288B2 (ja)

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20001219