JPH04351008A - ディジタルｖｃｏ - Google Patents

ディジタルｖｃｏ

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JPH04351008A
JPH04351008A JP3153897A JP15389791A JPH04351008A JP H04351008 A JPH04351008 A JP H04351008A JP 3153897 A JP3153897 A JP 3153897A JP 15389791 A JP15389791 A JP 15389791A JP H04351008 A JPH04351008 A JP H04351008A
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Japan
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frequency
ring oscillator
digital vco
phase
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JP3153897A
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Takaaki Yamada
隆章 山田
Yutaka Yamagata
山形　裕
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルＶＣＯに係わ
り、特に、細かい位相ピッチが要求されるディジタルＰ
ＬＬに用いて好適なものである。
【０００２】
【従来の技術】一般に、ディジタルＶＣＯにおいてはカ
ウンタを用いて原信号を分周し、さらにデコードして必
要な位相を有する信号を生成するようにしている。この
ようにして、必要な位相を有する信号を生成する場合、
原信号周波数をｆ０　、分周数をＮとすると、作ること
のできる位相はｎπ／Ｎ（ｎ＝０，１，・・・２Ｎ−１
）となり、２Ｎ通りが得られる。
【０００３】
【発明が解決しようとする課題】ただし、従来のディジ
タルＶＣＯの場合には分周数Ｎを大きくすればするほど
、周波数が低くなるか、或いは原信号を高くしなければ
ならない欠点がある。したがって、出力信号の位相ピッ
チを小さくするためにはクロック周波数を上げなければ
ならないので、例えばテレビジョン受像機における映像
信号（ＮＴＳＣ）のカラーサブキャリア信号（３．５８
ＭＨｚ）用としてこのようなＶＣＯを適用することはで
きなかった。すなわち、位相ピッチ精度を１度（０．７
８ｎＳ）にしようとする場合には、１／０．７８ｎＳ≒
１．３ＧＨｚとなるので、非常に高い周波数のクロック
信号が必要となってしまうので、実現が困難であった。
【０００４】また、ＰＬＬのＶＣＯとして水晶振動子Ｘ
ｔａｌによる発振回路を用いると、可変範囲が狭く、中
心周波数の確度と同程度のため、中心周波数の調整が必
要となる。一方、ＬＣ発振回路をＶＣＯに用いた場合に
は可変範囲が広いため、ＰＬＬループが疑似ロックを起
こす危険がある。これを避けるために可変範囲を狭める
と、上記と同じ理由でやはり中心周波数の調整が必要と
なる。本発明は上述の問題点に鑑み、クロック周波数に
対応する位相ピッチよりも小さな位相ピッチで出力を変
化させることが可能なディジタルＶＣＯを提供できるよ
うにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明のディジタルＶＣ
Ｏは、ディレイ量を制御することが可能なインバータを
直列に複数個接続してなるリングオシレータと、上記リ
ングオシレータの発振周波数を基準周波数と一致させる
ように制御する周波数制御回路と、上記複数のインバー
タのそれぞれに設けられている各出力タップのうちから
所定の出力タップを選択して出力を取り出すための選択
スイッチと、上記選択スイッチを介して出力が取り出さ
れる出力タップを繰り返し切り換えるように制御する選
択スイッチの制御手段とを具備している。
【０００６】
【作用】リングオシレータをＶＣＯとするＰＬＬ回路を
構成するとともに、上記リングオシレータの出力タップ
のうち、出力を取り出す出力タップを繰り返し切り換え
て位相を回転させることにより、リングオシレータから
取り出す信号の周波数を細かく変化させることが可能と
なり、リングオシレータの発振周期よりもはるかに小さ
い位相ピッチの出力が得られるようになる。
【０００７】
【実施例】図１は、本発明の第１実施例を示すディジタ
ルＶＣＯの構成図である。図１から明らかなように、本
実施例のディジタルＶＣＯはリングオシレータ１、リン
グ発振制御ＰＬＬ２、選択スイッチ３、スイッチング制
御回路４などによって構成されている。
【０００８】リングオシレータ１は、図２のディジタル
ＶＣＯの要部構成図に示すように、１５段の出力タップ
（１）〜（１５）を備えており、これらの各タップ（１
）〜（１５）のうち、出力信号を取り出すタップを選択
スイッチ３により繰り返し切り換えることにより、出力
信号Ｖｐの周波数を変化させるようにしている。また、
リング発振制御ＰＬＬ２は基準周波数発振器５、位相比
較チャージポンプ６、ローパスフィルタ７等によって構
成されている。上記基準周波数発振器５は、水晶発振器
を用いたＶＣＯにより構成され、リングオシレータ１の
基準発振周波数を正確に発振する。
【０００９】基準周波数発振器５の発振出力信号Ｓｖは
、位相比較チャージポンプ６に与えられる。この位相比
較チャージポンプ６には、バッファアンプ１０を通して
リングオシレータ１の固定位相出力信号Ｖｆが与えられ
ていて、この位相比較チャージポンプ６において発振出
力信号Ｓｖと固定位相出力信号Ｖｆとの位相が比較され
る。
【００１０】位相比較チャージポンプ６によって検出さ
れた各信号の位相差は、ローパスフィルタ７に与えられ
、位相差に応じた制御電圧Ｖｃが生成される。この制御
電圧Ｖｃは、リングオシレータ１を構成するインバータ
回路１１ａ　〜１１ｏ　にそれぞれ与えられる。これら
のインバータ回路１１ａ　〜１１ｏ　は、与えられる制
御電圧Ｖｃの大きさに応じてディレイ量をコントロール
するインバータとして構成されている。したがって、位
相差があった場合でもこれが上記制御電圧Ｖｃでもって
キャンセルされることとなり、リングオシレータ１の基
準発振周波数が水晶振動子を用いた基準周波数発振器５
の発振周波数の精度に制御される。なお、これらのイン
バータ回路１１ａ　〜１１ｏ　の各出力端と各出力タッ
プ（１）〜（１５）との間には、バファ回路９が設けら
れ、リングオシレータ出力はバッファ回路９を通して各
出力タップ（１）〜（１５）から取り出される。
【００１１】スイッチング制御回路４は、リングオシレ
ータ１の各出力タップ（１）〜（１５）のうち、出力と
して取り出すタップを繰り返し切り換えて出力信号の周
波数を変化させるために設けられるものであり、本実施
例においてはレートマルチプライヤ１２、分周器１３、
Ｕ／Ｄカウンタ１４、デコーダ１５などによって構成さ
れている。レートマルチプライヤ１２は、予めプログラ
ムされたレート入力ＳＩＮに比例して入力クロックパル
スＣＫ１　の数と出力パルスＺの数の比率が定まるよう
なカウンタであり、レート入力ＳＩＮは例えば７ビット
が与えられる。したがって、出力Ｚは１２８通りまで設
定することが可能である。
【００１２】上記出力Ｚは、レートマルチプライヤ１２
の内部回路構成の都合で、出力パルス列のパルス間隔が
必ずしも等しくなっていない。そこで、出力パルス列の
間隔を等しくするために、クロックパルスＣＫ１の周波
数をＭ倍にしておくとともに、出力Ｚを分周器１３でも
って１／Ｍにカウントダウンするようにしている。分周
器１３によって１／Ｍに分周されたクロックパルスＣＫ
２は、１５進のＵ／Ｄカウンタ１４を通してデコーダ１
５に与えられる。
【００１３】このように構成された本実施例のディジタ
ルＶＣＯは、次のように動作する。すなわち、今、１５
個の出力タップ（１）〜（１５）のうち、（１）のスイ
ッチがオンだとする。この場合、図３の動作波形図に示
すように、出力信号Ｖｐとして出力端子（１）の波形と
同じ波形の信号が現れる。ここで、図３中に示した（ａ
）のタイミングで出力タップを（１）から（３）に切り
換える。すると、出力信号Ｖｐの波形は図３の出力信号
波形Ｖｐ中において、点線（イ）で示したように変化す
る。
【００１４】さらに、（ｂ）タイミングでスイッチ出力
タップを（３）から（５）へと切り換えると、同じく図
３の出力信号波形Ｖｐ中において、点線（ロ）で示した
ように変化する。このようにして出力として取り出すタ
ップを回転させることにより、出力信号Ｖｐの周波数は
、スイッチの切り換えを行わないときの周波数である１
／ｔ１から、それよりも低い周波数である１／ｔ２に変
化することになる。この切り換え頻度により周波数変化
の大きさを決定する。なお、タップを切り換える方向を
逆にすることにより、周波数を上げることもできる。
【００１５】次に、上記周波数変化を数式を用いて説明
する。先ず、レートマルチプライヤ１２の出力Ｚの周波
数ｆＺ　を求めると、
【数１】 ｆＺ　＝Ｎ／１２８・ｆＣＫ１　　　　　　　　　　　
　　　　　　…（１）となる。ただし、Ｎは７ビットの
入力値、ｆＣＫ１　はクロック周波数である。よって、
Ｕ／Ｄカウンタ１４にはいるクロック周波数ｆＣＫ２　
は、次式で表される。
【数２】 ｆＣＫ２　＝Ｎ／１２８Ｍ・ｆＣＫ１　　　　　　　　
　　　　　…（２）となる。ただし、Ｍは分周比である
。ここで、出力信号Ｖｐの周波数変化をΔｆＶＰとする
と、
【数３】 　　ΔｆＶＰ＝Ｎ／１２８Ｍ・ｆｃｋ１　・ｆＲＯＳＣ
・ｔｐＣＨ　　　…（３）となる。ただし、ｆＲＯＳＣ
はリングオシレータ１の発振周波数、ｔｐＣＨ　はＶＣ
Ｏの位相ピッチであり、図３における位相差ｔｐｄの２
倍のピッチとなる。ちなみに、リングオシレータ１は１
５段なので、
【数４】 　　ｔｐＣＨ　＝１／（１５・ｆＲＯＳＣ）　　　　　
　　　　　　　　　　　　　…（４）となる。
【００１６】よって、ｆｃｋ１　、ｆＲＯＳＣ、ｔｐＣ
Ｈ、Ｍは一定値なので、図１に示した第１実施例のディ
ジタルＶＣＯは、入力７ビットの値Ｎに比例した周波数
変化が得られるＶＣＯであることが分かる。なお、図１
の構成においては、レートマルチプライヤ１２の後に分
周器１３が設けられているが、この順番は前後しても同
じ周波数の出力ｆＣＫ２　が得られる。しかし、上記し
たようにレートマルチプライヤ１２の出力パルスが不等
間隔なので、後に分周器１３を入れた方が不等間隔の程
度を改善することができる。
【００１７】本実施例のディジタルＶＣＯは上述したよ
うに動作して細かい位相ピッチが得られるようにするも
のであるが、実際に動作させたときの厄介な問題として
、切り換えタイミングの問題がある。これは、例えば図
４の構成図および図５の動作波形図に示すように、位相
を遅らせる方向に切り換えるとき、出力タップを（１）
から（３）に切り換えるときに出力信号Ｖｐにヒゲ１６
が現れることがある。このようなヒゲ１６があると、こ
の後に設けられる分周回路を構成するフリップ・フロッ
プを誤って反転させてしまう恐れがあり、非常に大きな
問題である。
【００１８】そこで、このようなヒゲ１６が発生するの
を防止するためには、図６の構成図に示すように第１の
ラッチ回路１７および、第２の１８を設けるのがよい。 上記第１のラッチ回路１７が設けられることにより、図
７の動作波形図に示すように矢印（ハ）に示したタイミ
ングで出力タップ（１）から（３）への切換入力があっ
ても、実際に切り換えが行われるタイミング（ニ）は、
出力タップ（１）の信号が反転してから所定時間遅延ｄ
ｌｙしてからとなる。したがって、図６の構成によれば
、図５に示したようなヒゲ１６が発生する不都合を防止
することができる。なお、第２のラッチ回路１８は、デ
コーダ１５の出力の変わり目で第１のラッチ回路１７が
動作しないようにするために設けられているものであり
、第１のラッチ回路１７によるラッチが確定するまでの
時間をかせいでいる。
【００１９】次に、図８〜図１０に従って本発明の第２
実施例を説明する。上記第１実施例においては、位相ピ
ッチを１段ずつ変える方法、すなわち、位相ピッチをイ
ンバータ２個分ずつ変える方法について説明したが、図
８の要部構成図、および図９の動作波形図に示すように
、２段以上の複数段切り換えるようにすることもできる
。なお、図９の例は出力タップ（１）から出力タップ（
７）へと３段の切り換えを行うようにした例を示してい
る。
【００２０】このように２段以上の複数段にわたって切
り換える場合には、図１０の構成図に示すようにアダー
２０およびラッチ回路２１を用いてスイッチング制御回
路４を構成するのがよい。アダー２０には、一方の入力
と他方の入力との２つが与えられ、一方の入力には固定
値が与えられるとともに、他方の入力には加算値ＳＡ　
が与えられる。この加算値ＳＡ　は、ＰＬＬの誤差電圧
をＡ／Ｄ変換したものであり、…−１，０，＋１，＋２
，…のような値が与えられる。図１０の構成の場合には
、加算値ＳＡ　の大きさとラッチ回路２１に供給するク
ロックＣＫ３の周波数の両方でもって出力信号Ｖｐの周
波数を可変することができる。
【００２１】上記したように、可変分周カウンタを用い
ている従来のディジタルＶＣＯの場合には、クロック周
波数の周期と同じ程度までしか位相ピッチを小さくする
ことができなかった。しかし、本発明のディジタルＶＣ
Ｏは上記したようにリングオシレータ１を用いるととも
に、出力タップを繰り返し切り換える構成なので、従来
のディジタルＶＣＯと比較して小さい位相ピッチ（例え
ば、１／１５のピッチ）で出力を可変することができる
。
【００２２】また、水晶振動子などの基準周波数にリン
グオシレータ１の発振周波数をロックさせることにより
、中心周波数を正確に保持することができる。しかも、
可変範囲は一般によく用いられているＶＣＸＯと比べて
はるかに広くとれるので、無調整化が容易である。 したがって、今後増えることが予想されるディジタル信
号処理回路に対処すべく、位相比較器やＬＰＦ（ラグリ
ードフィルタ）なども全てディジタル処理するＰＬＬ回
路を組む場合、ディジタル制御可能なＶＣＯとして好適
である。
【００２３】
【発明の効果】本発明は上述したように構成したので、
リングオシレータをＶＣＯとするＰＬＬ回路を構成する
とともに、上記リングオシレータの各出力タップのうち
、出力を取り出すタップを繰り返し切り換えて位相を回
転させることにより、上記リングオシレータから取り出
す信号の周波数を細かく変化させるようにしたので、上
記リングオシレータの発振周期よりもはるかに小さい位
相ピッチの出力が得られるようにすることができ、高い
周波数のクロック信号を用いることなく細かい位相ピッ
チをもつディジタルＶＣＯを構成することができる。 したがって、位相が正確に合うＰＬＬを実現できるとと
もに、デザインルールやトランジスタの種類などが同じ
であっても、正確な位相が得られるようにすることがで
きる。
【図面の簡単な説明】
【図１】本発明のディジタルＶＣＯの第一実施例を示す
構成図である。
【図２】第１実施例の要部構成図である。
【図３】第１実施例の回路の動作を示す波形図である。
【図４】切り換え部分の構成図である。
【図５】位相を遅らせるときの状態を説明するための動
作波形図である。
【図６】ラッチ回路を設けた例を示す要部構成図である
。
【図７】ラッチ回路を設けたときの動作波形図である。
【図８】２段切り換えを行う場合の要部構成図である。
【図９】２段切り換えを行うときの動作波形図である。
【図１０】第２実施例を示すディジタルＶＣＯの構成図
である。
【符号の説明】
１　　リングオシレータ　　　　　　　　　　　　　　
　　２　　リング発振制御ＰＬＬ ３　　選択スイッチ　　　　　　　　　　　　　　　　
　　　　４　　スイッチング制御回路 ５　　基準周波数発振器　　　　　　　　　　　　　　
　　１１　　インバータ回路 １２　　レートマルチプライヤ　　　　　　　　　　１
３　　分周器１４　　Ｕ／Ｄカウンタ　　　　　　　　
　　　　　　　　１５　　デコーダ１７　　第１のラッ
チ回路　　　　　　　　　　　　　　１８　　第２のラ
ッチ回路 （１）〜（１５）　　出力タップ　　　　　　　　Ｖｐ
　　出力信号ＳＡ　　　加算値

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　ディレイ量を制御することが可能なイ
    ンバータを直列に複数個接続してなるリングオシレータ
    と、上記リングオシレータの発振周波数を基準周波数と
    一致させるように制御する周波数制御回路と、上記複数
    のインバータのそれぞれに設けられている各出力タップ
    のうちから所定の出力タップを選択して出力を取り出す
    ための選択スイッチと、上記選択スイッチを介して出力
    が取り出される出力タップを繰り返し切り換えるように
    制御するスイッチング制御手段とを具備することを特徴
    とするディジタルＶＣＯ。
  2. 【請求項２】　　上記スイッチング制御手段を、レート
    マルチプライヤと分周器とＵ／Ｄカウンタ、およびデコ
    ーダを用いて構成したことを特徴とする請求項１に記載
    のディジタルＶＣＯ。
  3. 【請求項３】　　上記スイッチング制御手段を、アダー
    とラッチ回路、およびデコーダを用いて構成したことを
    特徴とする請求項１に記載のディジタルＶＣＯ。
  4. 【請求項４】　　上記リングオシレータの出力に同期し
    てデコーダ出力をラッチするラッチ回路を設け、出力信
    号中に不要なパルスが生成されるのを防止するようにし
    たことを特徴とする請求項１に記載のディジタルＶＣＯ
    。
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