JPH04351017A - 信頼性および歩どまりを向上させる論理回路 - Google Patents
信頼性および歩どまりを向上させる論理回路Info
- Publication number
- JPH04351017A JPH04351017A JP3274996A JP27499691A JPH04351017A JP H04351017 A JPH04351017 A JP H04351017A JP 3274996 A JP3274996 A JP 3274996A JP 27499691 A JP27499691 A JP 27499691A JP H04351017 A JPH04351017 A JP H04351017A
- Authority
- JP
- Japan
- Prior art keywords
- output
- logic
- circuit
- row
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、さら
に詳しくは、ＡＳＩＣの信頼性および歩どまりを向上さ
せる論理回路に関する。
に詳しくは、ＡＳＩＣの信頼性および歩どまりを向上さ
せる論理回路に関する。
【０００２】
【従来の技術】一般に、アプリケーション専用集積回路
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔ： ＡＳＩＣ）は、複数
の技術、例えばＣＭＯＳ，バイポーラまたはＢｉＭＯＳ
技術で構成できるゲート・アレイおよび標準セルから成
る。ゲート・アレイは、一般的に前もって処理されたウ
ェーハであり、例えばＡＮＤ機能など、周知の標準論理
機能を実行することができる。ゲート・アレイの１つの
長所は、従来用いられてきたＬＳＩ回路設計方法に比べ
、シリコン利用効率が高く、そのため論理密度が高くコ
ストが低いことである。
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔ： ＡＳＩＣ）は、複数
の技術、例えばＣＭＯＳ，バイポーラまたはＢｉＭＯＳ
技術で構成できるゲート・アレイおよび標準セルから成
る。ゲート・アレイは、一般的に前もって処理されたウ
ェーハであり、例えばＡＮＤ機能など、周知の標準論理
機能を実行することができる。ゲート・アレイの１つの
長所は、従来用いられてきたＬＳＩ回路設計方法に比べ
、シリコン利用効率が高く、そのため論理密度が高くコ
ストが低いことである。
【０００３】標準セルは、ＡＮＤまたはＯＲのような基
本的な機能からランダム・アクセス・メモリ（ＲＡＭ）
のようなより複雑な機能まである機能ライブラリを与え
るさまざまなブロックから成る。各ブロックがライブラ
リから所定の機能を実行するようにブロックを配置し、
相互接続することにより標準セル・チップは一般に設計
される。
本的な機能からランダム・アクセス・メモリ（ＲＡＭ）
のようなより複雑な機能まである機能ライブラリを与え
るさまざまなブロックから成る。各ブロックがライブラ
リから所定の機能を実行するようにブロックを配置し、
相互接続することにより標準セル・チップは一般に設計
される。
【０００４】
【発明が解決しようとする課題】ＡＳＩＣが大きくなり
複雑になるにつれて、ＡＳＩＣの信頼性および歩どまり
について適切に試験することがますます重要になってき
ている。ＡＳＩＣ上の各個別ゲート／セルを機能につい
てを試験しなければならないので、ＡＳＩＣの信頼性を
完全に試験する適切な「試験手段」を開発することは容
易ではない。「試験手段」は、バーン・イン試験を行な
う場合、さらに複雑になる。バーン・イン試験とは、Ａ
ＳＩＣのサンプルに所定の期間の間通電して、所定のバ
ーン・イン時間後に信頼性および機能性について試験す
ることである。さらに、適切なバーン・イン試験には複
数の所定の期間の間反復試験を伴うことが一般的である
。しかし、バーン・イン試験の概念は、すべてではない
にしてもほとんどの欠陥は検出されるということである
。しかし、前述のように、バーン・イン試験では、複数
の所定のバーン・イン期間後にＡＳＩＣの機能を繰り返
し測定する必要があるのが一般的である。この手順は極
めて高価であり、実現不可能である。
複雑になるにつれて、ＡＳＩＣの信頼性および歩どまり
について適切に試験することがますます重要になってき
ている。ＡＳＩＣ上の各個別ゲート／セルを機能につい
てを試験しなければならないので、ＡＳＩＣの信頼性を
完全に試験する適切な「試験手段」を開発することは容
易ではない。「試験手段」は、バーン・イン試験を行な
う場合、さらに複雑になる。バーン・イン試験とは、Ａ
ＳＩＣのサンプルに所定の期間の間通電して、所定のバ
ーン・イン時間後に信頼性および機能性について試験す
ることである。さらに、適切なバーン・イン試験には複
数の所定の期間の間反復試験を伴うことが一般的である
。しかし、バーン・イン試験の概念は、すべてではない
にしてもほとんどの欠陥は検出されるということである
。しかし、前述のように、バーン・イン試験では、複数
の所定のバーン・イン期間後にＡＳＩＣの機能を繰り返
し測定する必要があるのが一般的である。この手順は極
めて高価であり、実現不可能である。
【０００５】故に、ＡＳＩＣ用の信頼性および歩どまり
を試験する新規な論理回路が必要になる。
を試験する新規な論理回路が必要になる。
【０００６】従って、本発明の目的は、ＡＳＩＣの信頼
性および歩どまりを向上するための改善された論理回路
を提供することである。
性および歩どまりを向上するための改善された論理回路
を提供することである。
【０００７】本発明の別の目的は、出力の周波数を観測
することによりＡＳＩＣの欠陥を連続的に監視する論理
回路を提供することである。
することによりＡＳＩＣの欠陥を連続的に監視する論理
回路を提供することである。
【０００８】さらに、本発明の目的は、バーン・イン試
験においてＡＳＩＣの欠陥を連続的に監視する改善され
た論理回路を提供することである。
験においてＡＳＩＣの欠陥を連続的に監視する改善され
た論理回路を提供することである。
【０００９】
【課題を解決するための手段】本発明の上記およびその
他の目的を実現するにあたり、論理回路が提供され、こ
の論理回路は、それぞれが複数の入力を有する複数のマ
トリックス・アレイから成るアレイ回路であって、この
複数のマトリックス・アレイがアレイ回路の所定の行お
よび列に配置され、印加された複数の入力信号に応答し
てそれぞれ行出力および列出力を与えるアレイ回路、複
数のマトリックス・アレイの行出力および列出力に応答
して、複数のマトリックス・アレイの行出力論理的に異
なる場合、あるいは複数のマトリックス・アレイの列出
力が論理的に異なる場合、論理回路の出力における出力
信号を第１論理状態にするパリティ回路および複数のマ
トリックス・アレイの複数の入力に結合され、複数の入
力を与えて、複数のマトリックス・アレイのそれぞれを
すべての可能な論理組合せで全て刺激する刺激回路から
成る。
他の目的を実現するにあたり、論理回路が提供され、こ
の論理回路は、それぞれが複数の入力を有する複数のマ
トリックス・アレイから成るアレイ回路であって、この
複数のマトリックス・アレイがアレイ回路の所定の行お
よび列に配置され、印加された複数の入力信号に応答し
てそれぞれ行出力および列出力を与えるアレイ回路、複
数のマトリックス・アレイの行出力および列出力に応答
して、複数のマトリックス・アレイの行出力論理的に異
なる場合、あるいは複数のマトリックス・アレイの列出
力が論理的に異なる場合、論理回路の出力における出力
信号を第１論理状態にするパリティ回路および複数のマ
トリックス・アレイの複数の入力に結合され、複数の入
力を与えて、複数のマトリックス・アレイのそれぞれを
すべての可能な論理組合せで全て刺激する刺激回路から
成る。
【００１０】
【実施例】図１において、２×２マトリックス・アレイ
１２の機能を全てに検証する論理回路１０を示す部分概
略図を示す。マトリックス・アレイ１２は、複数の３入
力ＡＮＤゲート１４，１６，１８，２０から成り、ＡＮ
Ｄゲートは行列マトリックス・アレイで構成されている
。例えば、ＡＮＤゲート１６は行１列２に配置されてい
る。論理回路１０の少なくとも１つの目的は、マトリッ
クス・アレイ１２内の３入力ＡＮＤゲートの各入力を全
て刺激し、そしてそれぞれの出力を観測することである
。ＡＮＤゲート１４の第１，第２および第３入力は、バ
ス２２に結合され、論理信号２，４，３をそれぞれ受け
取る。ＡＮＤゲート１８の第１，第２および第３入力も
バス２２に結合され、論理信号１，４，３をそれぞれ受
け取る。ＡＮＤゲート１６の第１，第２および第３入力
は、バス２２に結合され、論理信号２，６，５をそれぞ
れ受け取る。ＡＮＤゲート２０の第１，第２および第３
入力はバス２２に結合され、論理信号１，６，５をそれ
ぞれ受け取る。行１のＡＮＤゲート１４，１６の出力は
、行１のＯＲゲート２４の第１および第２入力にそれぞ
れ結合され、行２のＡＮＤゲート１８，２０の出力は、
行２のＯＲゲート２６の第１および第２入力にそれぞれ
結合される。同様に、列１のＡＮＤゲート１４，１８の
出力は、列１のＯＲゲート２８の第１および第２入力に
それぞれ結合され、列２のＡＮＤゲート１６，２０の出
力は、列２のＯＲゲート３０の第１および第２入力にそ
れぞれ結合される。ＯＲゲート２４，２６の出力は、マ
ルチプレクサ３２のＩＮ１およびＩＮ２入力にそれぞれ
結合される。同様に、ＯＲゲート２８，３０の出力は、
マルチプレクサ３４のＩＮ１およびＩＮ２にそれぞれ結
合される。マルチプレクサ３２，３４の選択入力（ＳＥ
Ｌ）は、バス２２に結合され、論理信号７を受け取る。 マルチプレクサ３２の出力は、ＲＯＷ（行）出力端子３
６に結合され、マルチプレクサ３４の出力はＣＯＬ（列
）出力端子３８に結合される。
１２の機能を全てに検証する論理回路１０を示す部分概
略図を示す。マトリックス・アレイ１２は、複数の３入
力ＡＮＤゲート１４，１６，１８，２０から成り、ＡＮ
Ｄゲートは行列マトリックス・アレイで構成されている
。例えば、ＡＮＤゲート１６は行１列２に配置されてい
る。論理回路１０の少なくとも１つの目的は、マトリッ
クス・アレイ１２内の３入力ＡＮＤゲートの各入力を全
て刺激し、そしてそれぞれの出力を観測することである
。ＡＮＤゲート１４の第１，第２および第３入力は、バ
ス２２に結合され、論理信号２，４，３をそれぞれ受け
取る。ＡＮＤゲート１８の第１，第２および第３入力も
バス２２に結合され、論理信号１，４，３をそれぞれ受
け取る。ＡＮＤゲート１６の第１，第２および第３入力
は、バス２２に結合され、論理信号２，６，５をそれぞ
れ受け取る。ＡＮＤゲート２０の第１，第２および第３
入力はバス２２に結合され、論理信号１，６，５をそれ
ぞれ受け取る。行１のＡＮＤゲート１４，１６の出力は
、行１のＯＲゲート２４の第１および第２入力にそれぞ
れ結合され、行２のＡＮＤゲート１８，２０の出力は、
行２のＯＲゲート２６の第１および第２入力にそれぞれ
結合される。同様に、列１のＡＮＤゲート１４，１８の
出力は、列１のＯＲゲート２８の第１および第２入力に
それぞれ結合され、列２のＡＮＤゲート１６，２０の出
力は、列２のＯＲゲート３０の第１および第２入力にそ
れぞれ結合される。ＯＲゲート２４，２６の出力は、マ
ルチプレクサ３２のＩＮ１およびＩＮ２入力にそれぞれ
結合される。同様に、ＯＲゲート２８，３０の出力は、
マルチプレクサ３４のＩＮ１およびＩＮ２にそれぞれ結
合される。マルチプレクサ３２，３４の選択入力（ＳＥ
Ｌ）は、バス２２に結合され、論理信号７を受け取る。 マルチプレクサ３２の出力は、ＲＯＷ（行）出力端子３
６に結合され、マルチプレクサ３４の出力はＣＯＬ（列
）出力端子３８に結合される。
【００１１】動作中、ＡＮＤゲート１４，１６，１８，
２０は、その３つの入力のそれぞれがすべての可能な論
理組合せによって全て刺激される。この組合せは、信号
１ないし６を介して８（２３ ）に既知の入力論理シー
ケンスを掛けたものである。行ＡＮＤゲート１４，１６
の出力はＯＲゲート２４の出力において観測され、行２
のＡＮＤゲート１８，２０の出力はＯＲゲート２６の出
力において観測される。同様に、列１のＡＮＤゲート１
４，１８の出力は、ＯＲゲート２８の出力において観測
され、列２のＡＮＤゲート１６，２０の出力はＯＲゲー
ト３０の出力において観測される。さらに、行ＯＲゲー
ト２４，２６の出力は、マルチプレクサ３２のＳＥＬ入
力に（信号７を介して）現われる論理状態に応じて、出
力端子３６において個別に現われ、また列ＯＲゲート２
８，３０の出力は、マルチプレクサ３４のＳＥＬの入力
に（信号７を介して）現われる論理状態に応じて、出力
端子３８に個別に現われる。論理回路１０の少なくとも
１つの独自の特長は、端子３６，３８における出力論理
信号と、既知の入力論理信号を信号１ないし７を介して
与えると生じる既知の出力論理信号とを比較することに
より、欠陥が生じているかどうか、そしてどこにその欠
陥が生じているかを容易に判断することができることで
ある。例えば、ＡＮＤゲート１４が不良であり、そのた
め（このＡＮＤゲートに対する）信号２ないし４を介す
る少なくとも１つの入力論理組合せがＡＮＤゲート１４
の出力において既知の論理出力を出さないと仮定する。 この場合、行１のＯＲゲート２４（およびＲＯＷ出力端
子３６）および列１のＯＲゲート２８（およびＣＯＬ出
力端子３８）の出力は、既知の所望の出力と比較される
と、不良を示す。このことは、不良が生じていることを
示すのみならず、行１のＯＲゲート２４の出力と列１の
ＯＲゲート２８の出力とがエラーであるので、この不良
をＡＮＤゲート１４まで明確に追跡することができる。 なぜならば、このＡＮＤゲート１４はマトリックス・ア
レイ１２の行１，列１にあるからである。注目すべき重
要な点は、マトリックス・アレイ１２内の３入力ＡＮＤ
ゲートのすべての入力を刺激し、また既知の入力刺激を
与えた場合に、ＲＯＷおよびＣＯＬ出力端子３６，３８
を単に観測することにより、欠陥が生じているかどうか
を、そしてどこに生じたかを判断する方法を論理回路１
０が提供することである。また、マトリックス・アレイ
１２は任意の大きさのアレイに容易に拡大することがで
き、（マトリックス・アレイ１２の場合と同様に）マト
リックス・アレイの各行のＯＲゲートとマトリックス・
アレイの各列のＯＲゲートとを利用することにより、拡
大されたマトリックス・アレイも信頼性および欠陥につ
いて試験することができることにも注目すべきである。 さらに、各行ＯＲゲート出力と各列ＯＲゲート出力との
間でそれぞれ選択するために、マルチプレクサ３２，３
４の大きさを大きくする必要がある。例えば、１６×１
６拡大マトリックス・アレイの場合を考えてみる。この
場合、１６個の１６入力の行ＯＲゲートと１６個の１６
入力の列ＯＲゲートとを必要とする。さらに、マルチプ
レクサ３２，３４は、図１に示すような２：１ではなく
、１６：１でなければならない。しかし、マトリックス
・アレイ１２の大きさにかかわらず、１つの行出力端子
と１つの列出力端子とを観測するだけでよいこと注目す
べきである。また、ＡＤＮゲート１４，１６，１８，２
０は便宜上３つの入力しかないものとして示されている
が、３つの入力に限定されるものではないことにも注目
されたい。さらに、ゲート１４，１６，１８，２０はＡ
ＮＤゲートに限定されるものではない。
２０は、その３つの入力のそれぞれがすべての可能な論
理組合せによって全て刺激される。この組合せは、信号
１ないし６を介して８（２３ ）に既知の入力論理シー
ケンスを掛けたものである。行ＡＮＤゲート１４，１６
の出力はＯＲゲート２４の出力において観測され、行２
のＡＮＤゲート１８，２０の出力はＯＲゲート２６の出
力において観測される。同様に、列１のＡＮＤゲート１
４，１８の出力は、ＯＲゲート２８の出力において観測
され、列２のＡＮＤゲート１６，２０の出力はＯＲゲー
ト３０の出力において観測される。さらに、行ＯＲゲー
ト２４，２６の出力は、マルチプレクサ３２のＳＥＬ入
力に（信号７を介して）現われる論理状態に応じて、出
力端子３６において個別に現われ、また列ＯＲゲート２
８，３０の出力は、マルチプレクサ３４のＳＥＬの入力
に（信号７を介して）現われる論理状態に応じて、出力
端子３８に個別に現われる。論理回路１０の少なくとも
１つの独自の特長は、端子３６，３８における出力論理
信号と、既知の入力論理信号を信号１ないし７を介して
与えると生じる既知の出力論理信号とを比較することに
より、欠陥が生じているかどうか、そしてどこにその欠
陥が生じているかを容易に判断することができることで
ある。例えば、ＡＮＤゲート１４が不良であり、そのた
め（このＡＮＤゲートに対する）信号２ないし４を介す
る少なくとも１つの入力論理組合せがＡＮＤゲート１４
の出力において既知の論理出力を出さないと仮定する。 この場合、行１のＯＲゲート２４（およびＲＯＷ出力端
子３６）および列１のＯＲゲート２８（およびＣＯＬ出
力端子３８）の出力は、既知の所望の出力と比較される
と、不良を示す。このことは、不良が生じていることを
示すのみならず、行１のＯＲゲート２４の出力と列１の
ＯＲゲート２８の出力とがエラーであるので、この不良
をＡＮＤゲート１４まで明確に追跡することができる。 なぜならば、このＡＮＤゲート１４はマトリックス・ア
レイ１２の行１，列１にあるからである。注目すべき重
要な点は、マトリックス・アレイ１２内の３入力ＡＮＤ
ゲートのすべての入力を刺激し、また既知の入力刺激を
与えた場合に、ＲＯＷおよびＣＯＬ出力端子３６，３８
を単に観測することにより、欠陥が生じているかどうか
を、そしてどこに生じたかを判断する方法を論理回路１
０が提供することである。また、マトリックス・アレイ
１２は任意の大きさのアレイに容易に拡大することがで
き、（マトリックス・アレイ１２の場合と同様に）マト
リックス・アレイの各行のＯＲゲートとマトリックス・
アレイの各列のＯＲゲートとを利用することにより、拡
大されたマトリックス・アレイも信頼性および欠陥につ
いて試験することができることにも注目すべきである。 さらに、各行ＯＲゲート出力と各列ＯＲゲート出力との
間でそれぞれ選択するために、マルチプレクサ３２，３
４の大きさを大きくする必要がある。例えば、１６×１
６拡大マトリックス・アレイの場合を考えてみる。この
場合、１６個の１６入力の行ＯＲゲートと１６個の１６
入力の列ＯＲゲートとを必要とする。さらに、マルチプ
レクサ３２，３４は、図１に示すような２：１ではなく
、１６：１でなければならない。しかし、マトリックス
・アレイ１２の大きさにかかわらず、１つの行出力端子
と１つの列出力端子とを観測するだけでよいこと注目す
べきである。また、ＡＤＮゲート１４，１６，１８，２
０は便宜上３つの入力しかないものとして示されている
が、３つの入力に限定されるものではないことにも注目
されたい。さらに、ゲート１４，１６，１８，２０はＡ
ＮＤゲートに限定されるものではない。
【００１２】図２において、本発明の論理回路を示す部
分的な概略図が示されており、この論理回路は、バス２
２に結合された複数の入力と、パリティ回路４４の複数
の入力にそれぞれ結合された複数の出力とを有するアレ
イ４２から成る。また、パリティ回路４４は、出力端子
４６に結合された出力を有する。カウンタ５２と共に行
ウォーク回路（ＲＯＷ ＷＡＬＫ ＣＩＲＣＵＩＴ）４
８と列ウォーク回路（ＣＯＬＵＭＮ ＷＡＬＫ ＣＩＲ
ＣＵＩＴ） ５０とは、入力バッファ４３，４５を介し
てアレイ４２に信号１ないし７を与える。ただし、入力
バッファ４３，４５は双方向バッファである。特に、行
ウォーク回路４８の第１および第２出力は、入力バッフ
ァ４３，４５を介して論理信号１，２をアレイ４２に与
える。さらに、列ウォーク回路５０の第１，第２，第３
および第４出力は、入力バッファ４３，４５を介して論
理信号３ないし６をアレイ４２に与える。最後に、カウ
ンタ５２の第１出力は、入力バッファ４３，４５を介し
て論理信号７をアレイ４２に与える。 Ｄフリップフロップ５６，５８，ＯＲゲート６０および
インバータ６２と共にパリティ検証回路５４が設けられ
、パリティ回路４４の適正動作の検証を行なう。さらに
、Ｄフリップフロップ６４は、行ウォーク回路４８，列
ウォーク回路５０およびカウンタ５２を介してアレイ４
２を試験することと、パリティ検証回路５４，Ｄフリッ
プフロップ５６，５８，ＯＲゲート６０およびインバー
タ６２を介してパリティ回路４４を試験することとの間
で切り換えを行なう。一般に、論理クロック信号（ＣＬ
Ｋ）が端子６０に印加され、この信号は行ウォーク回路
４８とパリティ検証回路５４とをクロックするために用
いられ、一方インバータ６７による信号ＣＬＫの反転は
、パリティ回路４４をクロックするために用いられる。 信号ＣＬＫを生成するために必要な発振器は、その他の
すべての回路と同じ集積回路に集積化できでき、あるい
は外部に配置させることもできる。一般に、論理リセッ
ト信号（ＲＳＴ）は端子６８に印加され、この端子はＯ
Ｒゲート７０，７２の第１入力に結合される。ＯＲゲー
ト７０の第２入力は、Ｄフリップフロップ６４の非反転
出力に結合され、ＯＲゲート７２の第２入力はＤフリッ
プフロップ５８の非反転出力に結合される。ＯＲゲート
７０の出力は、行ウォーク回路４８，列ウォーク回路５
０およびカウンタ５０のリセット入力（Ｒ）に結合され
る。また、ＯＲゲート７２の出力はＤフリップフロップ
６４のリセット入力（Ｒ）に結合される。行ウォーク回
路４８の第３出力（ＯＵＴ）は、列ウォーク回路５０の
クロック入力に結合され、また行ウォーク回路４８の第
１入力（ＩＮ）にも結合される。列ウォーク回路５０の
第５出力（ＯＵＴ）は、カウンタ５２のクロック入力に
結合され、列ウォーク回路５０の第１入力（ＩＮ）にも
結合される。カウンタ５２の第２出力（ＯＵＴ）は、Ｄ
フリップフロップ６４のクロック入力に結合される。Ｄ
フリップフロップ６４の反転出力は、Ｄフリップフロッ
プ６４のデータ（Ｄ）入力に結合され、またパリティ検
証回路５４のリセット入力（Ｒ）とＤフリップフロップ
５６，５８のリセット入力（Ｒ）とに結合される。パリ
ティ検証回路５４は、Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ
，Ｋ，Ｌと記された複数の出力を与える。出力Ｃ，Ｆ，
Ｉ，Ｌは、ＯＲゲート６０の入力に結合され、その出力
はパリティ回路４４に結合される。パリティ検証回路５
４の反転出力（ＯＵＴ）は、パリティ検証回路５４の入
力（ＩＮ）に戻って結合され、Ｄフリップフロップ５６
のクロック入力に結合される。Ｄフリップフロップ５６
の反転出力は、Ｄフリップフロップ５８のクロック入力
に結合され、かつＤフリップフロップ５６のデータ入力
に戻って結合される。Ｄフリップフロップ５６の非反転
出力はインバータ６２の入力に結合され、インバータ６
２はパリティ回路４４に結合された出力を有する。Ｄフ
リップフロップ５８の反転出力は、Ｄフリップフロップ
５８のデータ入力に結合される。
分的な概略図が示されており、この論理回路は、バス２
２に結合された複数の入力と、パリティ回路４４の複数
の入力にそれぞれ結合された複数の出力とを有するアレ
イ４２から成る。また、パリティ回路４４は、出力端子
４６に結合された出力を有する。カウンタ５２と共に行
ウォーク回路（ＲＯＷ ＷＡＬＫ ＣＩＲＣＵＩＴ）４
８と列ウォーク回路（ＣＯＬＵＭＮ ＷＡＬＫ ＣＩＲ
ＣＵＩＴ） ５０とは、入力バッファ４３，４５を介し
てアレイ４２に信号１ないし７を与える。ただし、入力
バッファ４３，４５は双方向バッファである。特に、行
ウォーク回路４８の第１および第２出力は、入力バッフ
ァ４３，４５を介して論理信号１，２をアレイ４２に与
える。さらに、列ウォーク回路５０の第１，第２，第３
および第４出力は、入力バッファ４３，４５を介して論
理信号３ないし６をアレイ４２に与える。最後に、カウ
ンタ５２の第１出力は、入力バッファ４３，４５を介し
て論理信号７をアレイ４２に与える。 Ｄフリップフロップ５６，５８，ＯＲゲート６０および
インバータ６２と共にパリティ検証回路５４が設けられ
、パリティ回路４４の適正動作の検証を行なう。さらに
、Ｄフリップフロップ６４は、行ウォーク回路４８，列
ウォーク回路５０およびカウンタ５２を介してアレイ４
２を試験することと、パリティ検証回路５４，Ｄフリッ
プフロップ５６，５８，ＯＲゲート６０およびインバー
タ６２を介してパリティ回路４４を試験することとの間
で切り換えを行なう。一般に、論理クロック信号（ＣＬ
Ｋ）が端子６０に印加され、この信号は行ウォーク回路
４８とパリティ検証回路５４とをクロックするために用
いられ、一方インバータ６７による信号ＣＬＫの反転は
、パリティ回路４４をクロックするために用いられる。 信号ＣＬＫを生成するために必要な発振器は、その他の
すべての回路と同じ集積回路に集積化できでき、あるい
は外部に配置させることもできる。一般に、論理リセッ
ト信号（ＲＳＴ）は端子６８に印加され、この端子はＯ
Ｒゲート７０，７２の第１入力に結合される。ＯＲゲー
ト７０の第２入力は、Ｄフリップフロップ６４の非反転
出力に結合され、ＯＲゲート７２の第２入力はＤフリッ
プフロップ５８の非反転出力に結合される。ＯＲゲート
７０の出力は、行ウォーク回路４８，列ウォーク回路５
０およびカウンタ５０のリセット入力（Ｒ）に結合され
る。また、ＯＲゲート７２の出力はＤフリップフロップ
６４のリセット入力（Ｒ）に結合される。行ウォーク回
路４８の第３出力（ＯＵＴ）は、列ウォーク回路５０の
クロック入力に結合され、また行ウォーク回路４８の第
１入力（ＩＮ）にも結合される。列ウォーク回路５０の
第５出力（ＯＵＴ）は、カウンタ５２のクロック入力に
結合され、列ウォーク回路５０の第１入力（ＩＮ）にも
結合される。カウンタ５２の第２出力（ＯＵＴ）は、Ｄ
フリップフロップ６４のクロック入力に結合される。Ｄ
フリップフロップ６４の反転出力は、Ｄフリップフロッ
プ６４のデータ（Ｄ）入力に結合され、またパリティ検
証回路５４のリセット入力（Ｒ）とＤフリップフロップ
５６，５８のリセット入力（Ｒ）とに結合される。パリ
ティ検証回路５４は、Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ
，Ｋ，Ｌと記された複数の出力を与える。出力Ｃ，Ｆ，
Ｉ，Ｌは、ＯＲゲート６０の入力に結合され、その出力
はパリティ回路４４に結合される。パリティ検証回路５
４の反転出力（ＯＵＴ）は、パリティ検証回路５４の入
力（ＩＮ）に戻って結合され、Ｄフリップフロップ５６
のクロック入力に結合される。Ｄフリップフロップ５６
の反転出力は、Ｄフリップフロップ５８のクロック入力
に結合され、かつＤフリップフロップ５６のデータ入力
に戻って結合される。Ｄフリップフロップ５６の非反転
出力はインバータ６２の入力に結合され、インバータ６
２はパリティ回路４４に結合された出力を有する。Ｄフ
リップフロップ５８の反転出力は、Ｄフリップフロップ
５８のデータ入力に結合される。
【００１３】アレイ４２は、マトリックス・アレイ７４
，７６，７８，８０を有し、これらすべては図１の論理
回路１０と同様に構成されている。従って、マトリック
ス・アレイ７４，７６，７８，８０は２×２アレイとし
て構成することができるが、上述のようにこの構成に限
定されるものではない。マトリックス・アレイ７４，７
６の複数の入力は、入力バッファ４３の複数の出力に結
合され、この入力バッファ４３はバス２２から信号１な
いし７を受け取る複数の入力を有する。同様に、マトリ
ックス７８，８０の複数の入力は、入力バッファ４５の
複数の出力に結合され、この入力バッファ４５はバス２
２から信号１ないし７を受け取る複数の入力を有する。 また、各マトリックス・アレイは、行出力と列出力とを
与え、これらは共にアレイ４２の複数の出力（８個）を
与える。ここで注意すべき点は、マトリックス・アレイ
７４，７６，７８，８０はすべて同一であり、これらの
マトリックス・アレイのすべてが入力バッファ４３，４
５を介してバス２２からの同じ入力論理シーケンスによ
って刺激されると、マトリックス・アレイ７４，７６，
７８，８０の各ゲート，各入力バッファ４３，４５およ
びＯＲゲート（２４，２６，２８，３０）ならびにマル
チプレサ（３２，３４）がすべて正しく動作しているこ
とを条件として、それらの出力論理シーケンスは同じで
あることである。
，７６，７８，８０を有し、これらすべては図１の論理
回路１０と同様に構成されている。従って、マトリック
ス・アレイ７４，７６，７８，８０は２×２アレイとし
て構成することができるが、上述のようにこの構成に限
定されるものではない。マトリックス・アレイ７４，７
６の複数の入力は、入力バッファ４３の複数の出力に結
合され、この入力バッファ４３はバス２２から信号１な
いし７を受け取る複数の入力を有する。同様に、マトリ
ックス７８，８０の複数の入力は、入力バッファ４５の
複数の出力に結合され、この入力バッファ４５はバス２
２から信号１ないし７を受け取る複数の入力を有する。 また、各マトリックス・アレイは、行出力と列出力とを
与え、これらは共にアレイ４２の複数の出力（８個）を
与える。ここで注意すべき点は、マトリックス・アレイ
７４，７６，７８，８０はすべて同一であり、これらの
マトリックス・アレイのすべてが入力バッファ４３，４
５を介してバス２２からの同じ入力論理シーケンスによ
って刺激されると、マトリックス・アレイ７４，７６，
７８，８０の各ゲート，各入力バッファ４３，４５およ
びＯＲゲート（２４，２６，２８，３０）ならびにマル
チプレサ（３２，３４）がすべて正しく動作しているこ
とを条件として、それらの出力論理シーケンスは同じで
あることである。
【００１４】パリティ回路４４は、パリティ検証回路５
４の出力Ｄに結合された第１入力と、マトリックス・ア
レイ７４の行出力に結合された第２入力とを有するＯＲ
ゲート８２から成る。ＯＲゲート８４は、マトリックス
・アレイ７４の列出力に結合された第１入力と、パリテ
ィ検証回路５４の出力Ｅに結合された第２入力とを有す
る。ＯＲゲート８６は、マトリックス・アレイ７８の行
出力に結合された第１入力と、パリティ検証回路５４の
出力Ｇに結合された第２入力とを有する。ＯＲゲート８
８は、マトリックス・アレイ７８の列出力に結合された
第１入力と、パリティ検証回路５４の出力Ｈに結合され
た第２入力とを有する。ＯＲゲート８２の出力とマトリ
ックス・アレイ７６の行出力とは、排他的ＯＲ（ＸＯＲ
）ゲート９０の入力に結合される。ＸＯＲゲート９２の
第１入力はマトリックス・アレイ７６の列出力に結合さ
れ、ＸＯＲゲート９２の第２入力はＯＲゲート８４の出
力に結合される。ＸＯＲゲート９４の第１入力はＯＲゲ
ート８６の出力に結合され、ＸＯＲゲート９４の第２入
力はマトリックス・アレイ８０の行出力に結合される。 ＸＯＲゲート９６の第１入力はマトリックス・アレイ８
０の列出力に結合され、ＸＯＲゲート９６の第２入力は
ＯＲゲート８８の出力に結合される。ＸＯＲゲート９０
，９２の出力はＸＯＲゲート９８の入力に結合され、Ｘ
ＯＲゲート９４，９６の出力はＸＯＲゲート１００の入
力に結合される。ＸＯＲゲート１０２は、パリティ検証
回路５４の出力Ｊに結合された第１入力と、マトリック
ス・アレイ７６の行出力に結合された第２入力と、マト
リックス・アレイ８０の行出力に結合された第３入力と
を有する。ＸＯＲゲート１０４は、マトリックス・アレ
イ７６の列出力に結合された第１入力と、マトリックス
・アレイ８０の列出力に結合された第２入力と、パリテ
ィ検証回路５４の出力Ｋに結合された第３入力とを有す
る。ＸＯＲゲート１０２，１０４の出力は、ＸＯＲゲー
ト１０６の入力に結合される。ＡＮＤゲート１０８，１
１０，１１２の第１入力は、ＸＯＲゲート９８，１０６
，１００の出力にそれぞれ結合される。また、ＡＮＤゲ
ート１０８，１１０，１１２の第２入力は、インバータ
６２の出力にすべて結合される。ＡＮＤゲート１０８，
１１０，１１２の出力およびＯＲゲート６０の出力は、
ＸＯＲゲート１１４の入力にすべて結合される。ＸＯＲ
ゲート１１４の出力は、Ｄフリップフロップ１１６のデ
ータ（Ｄ）入力に結合され、このＤフリップフロップ１
１６は端子６６に結合されたクロック入力を有する。Ｄ
フリップフロップ１１６の出力は、出力端子４６に結合
される。
４の出力Ｄに結合された第１入力と、マトリックス・ア
レイ７４の行出力に結合された第２入力とを有するＯＲ
ゲート８２から成る。ＯＲゲート８４は、マトリックス
・アレイ７４の列出力に結合された第１入力と、パリテ
ィ検証回路５４の出力Ｅに結合された第２入力とを有す
る。ＯＲゲート８６は、マトリックス・アレイ７８の行
出力に結合された第１入力と、パリティ検証回路５４の
出力Ｇに結合された第２入力とを有する。ＯＲゲート８
８は、マトリックス・アレイ７８の列出力に結合された
第１入力と、パリティ検証回路５４の出力Ｈに結合され
た第２入力とを有する。ＯＲゲート８２の出力とマトリ
ックス・アレイ７６の行出力とは、排他的ＯＲ（ＸＯＲ
）ゲート９０の入力に結合される。ＸＯＲゲート９２の
第１入力はマトリックス・アレイ７６の列出力に結合さ
れ、ＸＯＲゲート９２の第２入力はＯＲゲート８４の出
力に結合される。ＸＯＲゲート９４の第１入力はＯＲゲ
ート８６の出力に結合され、ＸＯＲゲート９４の第２入
力はマトリックス・アレイ８０の行出力に結合される。 ＸＯＲゲート９６の第１入力はマトリックス・アレイ８
０の列出力に結合され、ＸＯＲゲート９６の第２入力は
ＯＲゲート８８の出力に結合される。ＸＯＲゲート９０
，９２の出力はＸＯＲゲート９８の入力に結合され、Ｘ
ＯＲゲート９４，９６の出力はＸＯＲゲート１００の入
力に結合される。ＸＯＲゲート１０２は、パリティ検証
回路５４の出力Ｊに結合された第１入力と、マトリック
ス・アレイ７６の行出力に結合された第２入力と、マト
リックス・アレイ８０の行出力に結合された第３入力と
を有する。ＸＯＲゲート１０４は、マトリックス・アレ
イ７６の列出力に結合された第１入力と、マトリックス
・アレイ８０の列出力に結合された第２入力と、パリテ
ィ検証回路５４の出力Ｋに結合された第３入力とを有す
る。ＸＯＲゲート１０２，１０４の出力は、ＸＯＲゲー
ト１０６の入力に結合される。ＡＮＤゲート１０８，１
１０，１１２の第１入力は、ＸＯＲゲート９８，１０６
，１００の出力にそれぞれ結合される。また、ＡＮＤゲ
ート１０８，１１０，１１２の第２入力は、インバータ
６２の出力にすべて結合される。ＡＮＤゲート１０８，
１１０，１１２の出力およびＯＲゲート６０の出力は、
ＸＯＲゲート１１４の入力にすべて結合される。ＸＯＲ
ゲート１１４の出力は、Ｄフリップフロップ１１６のデ
ータ（Ｄ）入力に結合され、このＤフリップフロップ１
１６は端子６６に結合されたクロック入力を有する。Ｄ
フリップフロップ１１６の出力は、出力端子４６に結合
される。
【００１５】動作中、論理回路がちょうどリセットされ
、行ウォーク回路４８，列ウォーク回路５０，カウンタ
５２，パリティ検証回路５４およびＤフリップフロップ
５６，５８の出力すべてが低論理状態であると仮定する
。この時、Ｄフリップフロップ６４の反転出力は高論理
であり、これはパリティ検証回路５４をリセットし、そ
れによりその各出力において低論理を与える。従って、
カウンタ６４はモード・コントローラとして機能し、論
理回路が第１動作モード状態にある場合、パリティ検証
回路５４とＤフリップフロップ５６，５８とがリセット
される。さらに、端子６８に印加される信号ＲＳＴが低
論理に戻り、カウンタ６４の非反転出力も低論理になり
、そのため行ウォーク回路４８，列ウォーク回路５０お
よびカウンタ５２がリセットに維持されていないと仮定
する。その時、行ウォーク回路４８，列ウォーク回路５
０およびカウンタ５２は、すべての可能な論理組合せで
アレイ４２の入力を全てに刺激するため互いに結合され
た複数のＤフリップフロップを実質的に有し、その結果
マトリックス・アレイ７４，７６，７８，８０の各ゲー
トが全て刺激される。行ウォーク回路４８，列ウォーク
回路５０およびカウンタ５２の動作の具体的な詳細につ
いては以下で説明する。
、行ウォーク回路４８，列ウォーク回路５０，カウンタ
５２，パリティ検証回路５４およびＤフリップフロップ
５６，５８の出力すべてが低論理状態であると仮定する
。この時、Ｄフリップフロップ６４の反転出力は高論理
であり、これはパリティ検証回路５４をリセットし、そ
れによりその各出力において低論理を与える。従って、
カウンタ６４はモード・コントローラとして機能し、論
理回路が第１動作モード状態にある場合、パリティ検証
回路５４とＤフリップフロップ５６，５８とがリセット
される。さらに、端子６８に印加される信号ＲＳＴが低
論理に戻り、カウンタ６４の非反転出力も低論理になり
、そのため行ウォーク回路４８，列ウォーク回路５０お
よびカウンタ５２がリセットに維持されていないと仮定
する。その時、行ウォーク回路４８，列ウォーク回路５
０およびカウンタ５２は、すべての可能な論理組合せで
アレイ４２の入力を全てに刺激するため互いに結合され
た複数のＤフリップフロップを実質的に有し、その結果
マトリックス・アレイ７４，７６，７８，８０の各ゲー
トが全て刺激される。行ウォーク回路４８，列ウォーク
回路５０およびカウンタ５２の動作の具体的な詳細につ
いては以下で説明する。
【００１６】マトリックス・アレイ７４，７６，７８，
８０は、論理信号（１ないし７）の同じセットによって
同時にすべて刺激されることを理解すべきである。さら
に、マトリックス・アレイ７４，７６，７８，８０の構
造は、同一かつ図１の論理回路１０の構成と同様である
。従って、同じ入力信号に対して、マトリックス・アレ
イ７４の行出力および列出力は、マトリックス・アレイ
７６，７８，８０のそれぞれの行出力および列出力と同
じである（ただし、適正動作を仮定する）。例えば、マ
トリックス・アレイ７４の行出力はＸＯＲゲート９０に
よってマトリックス・アレイ７６の行出力と排他的ＯＲ
がとられる。信号１ないし７で発生する入力論理状態の
１セットに対応する少なくとも１のクロック・サイクル
に対して、マトリックス・アレイ７４からの行出力がマ
トリックス・アレイ７６の行出力と論理状態が異なる場
合、ＸＯＲゲート９０の出力は高論理となる。論理回路
は第１モードで動作しているので、Ｄフリップフロップ
５６の出力は低論理であり、ＸＯＲゲート９０の出力に
現われる高論理は、ＸＯＲゲート９８，ＡＮＤゲート１
０８およびＸＯＲゲート１１４を介して伝わり、Ｄフリ
ップフロップ１１６の出力において、およびその後出力
端子４６において高論理パルスを与える。そのため、こ
の例で理解すべき重要な点は、少なくとも１つのクロッ
ク・サイクルに対して、マトリックス・アレイ７４の行
出力がマトリックス・アレイ７６の行出力と論理状態が
異なる場合、あるいはマトリックス・アレイ７４の列出
力がマトリックス・アレイ７６の列出力と論理状態が異
なる場合、不良がマトリックス７４又は７６内で発生し
ており、これは出力端子４６に現われる高論理によって
検出可能となることである。さらに、ＸＯＲゲート９０
，９２，９８はパリティ樹回路（ｐａｒｉｔｙ ｔｒｅ
ｅ ｃｉｒｃｕｉｔ） として機能し、ＸＯＲゲート９
０または９２の入力の１つに高論理が現われると、その
高論理はＸＯＲゲート９８の出力に伝わる。このことは
、すべての低論理がＸＯＲゲート９０，９２の残りの入
力すべてに現われるという仮定に基づいて成立する。さ
らに、このパリティ樹回路は、アレイ４２の第１行に発
生する不良、とくにマトリックス・アレイ７４，７６内
に発生する不良を検出するように構成される。
８０は、論理信号（１ないし７）の同じセットによって
同時にすべて刺激されることを理解すべきである。さら
に、マトリックス・アレイ７４，７６，７８，８０の構
造は、同一かつ図１の論理回路１０の構成と同様である
。従って、同じ入力信号に対して、マトリックス・アレ
イ７４の行出力および列出力は、マトリックス・アレイ
７６，７８，８０のそれぞれの行出力および列出力と同
じである（ただし、適正動作を仮定する）。例えば、マ
トリックス・アレイ７４の行出力はＸＯＲゲート９０に
よってマトリックス・アレイ７６の行出力と排他的ＯＲ
がとられる。信号１ないし７で発生する入力論理状態の
１セットに対応する少なくとも１のクロック・サイクル
に対して、マトリックス・アレイ７４からの行出力がマ
トリックス・アレイ７６の行出力と論理状態が異なる場
合、ＸＯＲゲート９０の出力は高論理となる。論理回路
は第１モードで動作しているので、Ｄフリップフロップ
５６の出力は低論理であり、ＸＯＲゲート９０の出力に
現われる高論理は、ＸＯＲゲート９８，ＡＮＤゲート１
０８およびＸＯＲゲート１１４を介して伝わり、Ｄフリ
ップフロップ１１６の出力において、およびその後出力
端子４６において高論理パルスを与える。そのため、こ
の例で理解すべき重要な点は、少なくとも１つのクロッ
ク・サイクルに対して、マトリックス・アレイ７４の行
出力がマトリックス・アレイ７６の行出力と論理状態が
異なる場合、あるいはマトリックス・アレイ７４の列出
力がマトリックス・アレイ７６の列出力と論理状態が異
なる場合、不良がマトリックス７４又は７６内で発生し
ており、これは出力端子４６に現われる高論理によって
検出可能となることである。さらに、ＸＯＲゲート９０
，９２，９８はパリティ樹回路（ｐａｒｉｔｙ ｔｒｅ
ｅ ｃｉｒｃｕｉｔ） として機能し、ＸＯＲゲート９
０または９２の入力の１つに高論理が現われると、その
高論理はＸＯＲゲート９８の出力に伝わる。このことは
、すべての低論理がＸＯＲゲート９０，９２の残りの入
力すべてに現われるという仮定に基づいて成立する。さ
らに、このパリティ樹回路は、アレイ４２の第１行に発
生する不良、とくにマトリックス・アレイ７４，７６内
に発生する不良を検出するように構成される。
【００１７】同様に、ＸＯＲゲート９４，９６，１００
はパリティ樹回路として機能し、アレイ４２の第２行に
おいて発生する不良を検出し、高論理がＸＯＲゲート９
４または９６の入力の１つに現われると、この高論理は
ＸＯＲゲート１００の出力まで伝わる。このことも、す
べての低論理がＸＯＲゲート９４，９６の残りのすべて
の入力に現われるという仮定に基づいて成立する。ＸＯ
Ｒゲート９６は、マトリックス・アレイ７８およびマト
リックス・アレイ８０の列出力を比較し、ＸＯＲゲート
９４はマトリックス・アレイ７８，８０の行出力を比較
する。同様に、少なくとも１つのクロック・サイクルに
対して、マトリックス・アレイ７８の行出力がマトリッ
クス・アレイ８０の行出力と論理状態が異なる場合、あ
るいはマトリックス・アレイ７８の列出力がマトリック
ス・アレイ８０の列出力と論理状態が異なる場合、マト
リックス・アレイ７８または８０内で不良が発生してお
り、これは出力端子４６に現われる高論理によって検出
可能となる。
はパリティ樹回路として機能し、アレイ４２の第２行に
おいて発生する不良を検出し、高論理がＸＯＲゲート９
４または９６の入力の１つに現われると、この高論理は
ＸＯＲゲート１００の出力まで伝わる。このことも、す
べての低論理がＸＯＲゲート９４，９６の残りのすべて
の入力に現われるという仮定に基づいて成立する。ＸＯ
Ｒゲート９６は、マトリックス・アレイ７８およびマト
リックス・アレイ８０の列出力を比較し、ＸＯＲゲート
９４はマトリックス・アレイ７８，８０の行出力を比較
する。同様に、少なくとも１つのクロック・サイクルに
対して、マトリックス・アレイ７８の行出力がマトリッ
クス・アレイ８０の行出力と論理状態が異なる場合、あ
るいはマトリックス・アレイ７８の列出力がマトリック
ス・アレイ８０の列出力と論理状態が異なる場合、マト
リックス・アレイ７８または８０内で不良が発生してお
り、これは出力端子４６に現われる高論理によって検出
可能となる。
【００１８】最後に、上記のパリティ樹回路と同様に、
ＸＯＲゲート１０２，１０４，１０６はパリティ樹回路
として機能し、高論理がＸＯＲゲート１０２または１０
４の入力の１つに現われると、この高論理がＸＯＲゲー
ト１０６の出力に伝わる。このことは、ゼロがＸＯＲゲ
ート１０２，１０４の残りのすべての入力に現われると
いう仮定に基づき成立する。さらに、このパリティ樹回
路は、入力バッファ４３，４５に発生する不良、とくに
「スタック低（ｓｔｕｃｋ ｌｏｗ） 」または「スタ
ック高（ｓｔｕｃｋ ｈｉｇｈ）」不良を検出するよう
に構成される。ＸＯＲゲート１０２はマトリックス・ア
レイ７６，８０の行出力を比較し、ＸＯＲゲート１０４
はマトリックス・アレイ７６，８０の列出力を比較する
。入力バッファ４３，４５の１つがスタック高またはス
タック低、あるいはそれ以外で動作不能の場合、マトリ
ックス・アレイ７４，７６の行出力およびマトリックス
・アレイ７４，７６の列出力は、マトリックス・アレイ
７４，７６にエラーが発生していないと仮定すると、依
然同じである。同様に、マトリックス・アレイ７８，８
０の行出力およびマトリックス・アレイ７８，８０の列
出力も同一である。しかし、ＸＯＲゲート１０２は、入
力バッファ４３を介して信号１ないし７を受け取るマト
リックス・アレイ７６の行出力と、入力バッファ４５を
介して信号１ないし７を受け取るマトリックス・アレイ
８０の行出力とを比較する。従って、バッファの１つが
動作不能の場合、ＸＯＲゲート１０２の入力は複数のク
ロック・パルスに対して整合せず、ＸＯＲゲート１０２
の出力は各不整合に対して高論理パルスを与える。同様
に、ＸＯＲゲート１０２は、入力バッファ４３を介して
信号１ないし７を受け取るマトリックス・アレイ７６の
列出力と、入力バッファ４５を介して信号１ないし７２
を受け取るマトリックス・アレイ８０の列出力とを比較
する。従って、バッファの１つが動作不能の場合、ＸＯ
Ｒゲート１０４の入力は複数のクロック・パルスに対し
て整合せず、ＸＯＲゲート１０２の出力は各不整合に対
して高論理パルスを与える。この高論理パルスは、ＸＯ
Ｒゲート１０６，ＡＮＤゲート１１０およびＸＯＲゲー
ト１１４を介して伝わり、Ｄフリップフロップ１１６の
Ｄ入力に高論理パルスを与え、このＤフリップフロップ
１１６は、出力端子４６において高論理パルスを実質的
に与える。従って、入力バッファ４３，４５の不良バッ
ファは出力端子４６において高論理パルスを与え、それ
により不良が発生し、検出されたことを意味することが
理解される。
ＸＯＲゲート１０２，１０４，１０６はパリティ樹回路
として機能し、高論理がＸＯＲゲート１０２または１０
４の入力の１つに現われると、この高論理がＸＯＲゲー
ト１０６の出力に伝わる。このことは、ゼロがＸＯＲゲ
ート１０２，１０４の残りのすべての入力に現われると
いう仮定に基づき成立する。さらに、このパリティ樹回
路は、入力バッファ４３，４５に発生する不良、とくに
「スタック低（ｓｔｕｃｋ ｌｏｗ） 」または「スタ
ック高（ｓｔｕｃｋ ｈｉｇｈ）」不良を検出するよう
に構成される。ＸＯＲゲート１０２はマトリックス・ア
レイ７６，８０の行出力を比較し、ＸＯＲゲート１０４
はマトリックス・アレイ７６，８０の列出力を比較する
。入力バッファ４３，４５の１つがスタック高またはス
タック低、あるいはそれ以外で動作不能の場合、マトリ
ックス・アレイ７４，７６の行出力およびマトリックス
・アレイ７４，７６の列出力は、マトリックス・アレイ
７４，７６にエラーが発生していないと仮定すると、依
然同じである。同様に、マトリックス・アレイ７８，８
０の行出力およびマトリックス・アレイ７８，８０の列
出力も同一である。しかし、ＸＯＲゲート１０２は、入
力バッファ４３を介して信号１ないし７を受け取るマト
リックス・アレイ７６の行出力と、入力バッファ４５を
介して信号１ないし７を受け取るマトリックス・アレイ
８０の行出力とを比較する。従って、バッファの１つが
動作不能の場合、ＸＯＲゲート１０２の入力は複数のク
ロック・パルスに対して整合せず、ＸＯＲゲート１０２
の出力は各不整合に対して高論理パルスを与える。同様
に、ＸＯＲゲート１０２は、入力バッファ４３を介して
信号１ないし７を受け取るマトリックス・アレイ７６の
列出力と、入力バッファ４５を介して信号１ないし７２
を受け取るマトリックス・アレイ８０の列出力とを比較
する。従って、バッファの１つが動作不能の場合、ＸＯ
Ｒゲート１０４の入力は複数のクロック・パルスに対し
て整合せず、ＸＯＲゲート１０２の出力は各不整合に対
して高論理パルスを与える。この高論理パルスは、ＸＯ
Ｒゲート１０６，ＡＮＤゲート１１０およびＸＯＲゲー
ト１１４を介して伝わり、Ｄフリップフロップ１１６の
Ｄ入力に高論理パルスを与え、このＤフリップフロップ
１１６は、出力端子４６において高論理パルスを実質的
に与える。従って、入力バッファ４３，４５の不良バッ
ファは出力端子４６において高論理パルスを与え、それ
により不良が発生し、検出されたことを意味することが
理解される。
【００１９】論理回路が第１動作モード状態にあると、
アレイ４２および入力バッファ４３，４５は全て刺激さ
れ、機能性について検証される。さらに、その発生した
各不良について、出力４６は各クロックパルスに対して
高論理パルスを与える。しかし、パリティ回路４４の一
部が不良の場合、第１モード中に得られた結果は正確で
なくなる。従って、行ウォーク回路４８，列ウォーク回
路５０およびカウンタ回路５２がアレイ４２の機能性を
検証するサイクルを完了すると、カウンタ５２の出力（
ＯＵＴ）は高論理になり、Ｄフリップフロップ６４をク
ロックする。ここでＤフリップフロップ６４をクロック
することにより、その非反転出力と反転出力とに高論理
と低論理とをそれぞれ与える。Ｄフリップフロップ６４
の非反転出力における高倫理は、ＯＲゲート７０を介し
て行ウォーク回路４８，列ウォーク回路５０およびカウ
ンタ５２をリセットする働きをし、Ｄフリップフロップ
６４の反転出力における低論理はパリティ検証回路５４
およびＤフリップフロップ５６，５８をリセット状態か
ら解除する働きをする。ここで、上述のようにＤフリッ
プフロップ６４をクロックすることは、論理回路が第２
動作モードに入ることを示し、それによりパリティ回路
４４の機能性が試験される。
アレイ４２および入力バッファ４３，４５は全て刺激さ
れ、機能性について検証される。さらに、その発生した
各不良について、出力４６は各クロックパルスに対して
高論理パルスを与える。しかし、パリティ回路４４の一
部が不良の場合、第１モード中に得られた結果は正確で
なくなる。従って、行ウォーク回路４８，列ウォーク回
路５０およびカウンタ回路５２がアレイ４２の機能性を
検証するサイクルを完了すると、カウンタ５２の出力（
ＯＵＴ）は高論理になり、Ｄフリップフロップ６４をク
ロックする。ここでＤフリップフロップ６４をクロック
することにより、その非反転出力と反転出力とに高論理
と低論理とをそれぞれ与える。Ｄフリップフロップ６４
の非反転出力における高倫理は、ＯＲゲート７０を介し
て行ウォーク回路４８，列ウォーク回路５０およびカウ
ンタ５２をリセットする働きをし、Ｄフリップフロップ
６４の反転出力における低論理はパリティ検証回路５４
およびＤフリップフロップ５６，５８をリセット状態か
ら解除する働きをする。ここで、上述のようにＤフリッ
プフロップ６４をクロックすることは、論理回路が第２
動作モードに入ることを示し、それによりパリティ回路
４４の機能性が試験される。
【００２０】第２動作モード中、パリティ検証回路５４
は、パリティ検証回路５４の入力にある論理「１」を出
力ＣないしＬに現在ある論理「０」のフィールドを介し
て「ウォーク（ｗａｌｋ）」するよう機能し、そのため
パリティ検証回路５４がリセット状態から解除されてか
ら現われる最初のクロック・パルスの後、出力Ｃは高論
理になる。さらに、２番目のパルス・クロックの後、出
力Ｄは高論理になる。この時点で、出力Ｃは低論理に戻
ることに理解されたい。これは１０番目のクロック・パ
ルスまで続き、ここで出力Ｌは高論理になる。複数のＤ
フリップフロップから実質的に構成されるパリティ検証
回路５４の動作の具体的な詳細については以下で説明す
る。出力ＣないしＬに現われるこれらの高論理のそれぞ
れは、出力４６に送られる。とくに、出力Ｃ，Ｆ，Ｉ，
Ｌに現われる高論理は、ＯＲゲート６０，ＸＯＲゲート
１１４およびＤフリップフロップ１１６を介して出力端
子４６に現われる。出力ＤまたはＥに現われる高論理は
、ＯＲゲート８２または８４を介して、またその後ＸＯ
Ｒゲート９０，９２，９８，ＡＮＤゲート１０８，ＸＯ
Ｒゲート１１４およびＤフリップフロップ１１６から成
るパリティ樹回路を介して、出力４６にそれぞれ送られ
る。同様に、出力ＧまたはＨに現われる高論理は、ＯＲ
ゲート８６または８８を介して、またその後ＸＯＲゲー
ト９４，９６，１００，ＡＮＤゲート１１２，ＸＯＲゲ
ート１１４およびＤフリップフロップ１１６から成るパ
リティ樹回路を介して、出力４６に送られる。さらに、
出力ＪまたはＫに現われる高論理は、ＸＯＲゲート１０
２，１０４，１０６，ＡＮＤゲート１１０，ＸＯＲゲー
ト１１４およびＤフリップフロップ１１６から成るパリ
ティ樹回路を介して、出力４６に送られる。最初の１０
個のクロック・パルスに対して、Ｄフリップフロップ５
６の非反転出力は低論理になり、そのためＡＮＤゲート
１０８，１１０，１１２はＸＯＲゲート９８，１０６，
１００の出力にそれぞれ現われる高論理に応答できるよ
うになることに注目されたい。さらに、パリティ回路４
４内のすべての回路が正しく動作していると仮定すると
、図３に示すように出力ＣないしＬに現われるこの１０
サイクル・パルスが生じる。ここで図３は、出力４６で
与えられる特性波形のグラフを示す。
は、パリティ検証回路５４の入力にある論理「１」を出
力ＣないしＬに現在ある論理「０」のフィールドを介し
て「ウォーク（ｗａｌｋ）」するよう機能し、そのため
パリティ検証回路５４がリセット状態から解除されてか
ら現われる最初のクロック・パルスの後、出力Ｃは高論
理になる。さらに、２番目のパルス・クロックの後、出
力Ｄは高論理になる。この時点で、出力Ｃは低論理に戻
ることに理解されたい。これは１０番目のクロック・パ
ルスまで続き、ここで出力Ｌは高論理になる。複数のＤ
フリップフロップから実質的に構成されるパリティ検証
回路５４の動作の具体的な詳細については以下で説明す
る。出力ＣないしＬに現われるこれらの高論理のそれぞ
れは、出力４６に送られる。とくに、出力Ｃ，Ｆ，Ｉ，
Ｌに現われる高論理は、ＯＲゲート６０，ＸＯＲゲート
１１４およびＤフリップフロップ１１６を介して出力端
子４６に現われる。出力ＤまたはＥに現われる高論理は
、ＯＲゲート８２または８４を介して、またその後ＸＯ
Ｒゲート９０，９２，９８，ＡＮＤゲート１０８，ＸＯ
Ｒゲート１１４およびＤフリップフロップ１１６から成
るパリティ樹回路を介して、出力４６にそれぞれ送られ
る。同様に、出力ＧまたはＨに現われる高論理は、ＯＲ
ゲート８６または８８を介して、またその後ＸＯＲゲー
ト９４，９６，１００，ＡＮＤゲート１１２，ＸＯＲゲ
ート１１４およびＤフリップフロップ１１６から成るパ
リティ樹回路を介して、出力４６に送られる。さらに、
出力ＪまたはＫに現われる高論理は、ＸＯＲゲート１０
２，１０４，１０６，ＡＮＤゲート１１０，ＸＯＲゲー
ト１１４およびＤフリップフロップ１１６から成るパリ
ティ樹回路を介して、出力４６に送られる。最初の１０
個のクロック・パルスに対して、Ｄフリップフロップ５
６の非反転出力は低論理になり、そのためＡＮＤゲート
１０８，１１０，１１２はＸＯＲゲート９８，１０６，
１００の出力にそれぞれ現われる高論理に応答できるよ
うになることに注目されたい。さらに、パリティ回路４
４内のすべての回路が正しく動作していると仮定すると
、図３に示すように出力ＣないしＬに現われるこの１０
サイクル・パルスが生じる。ここで図３は、出力４６で
与えられる特性波形のグラフを示す。
【００２１】しかし、１１番目のクロック・パルスの後
、パリティ検証回路５４の出力（ＯＵＴ）は高論理にな
り、Ｄフリップフロップ５６をクロックし、これにより
現在Ｄフリップフロップ５６のデータ入力にある高論理
をＤフリップフロップ５６の非反転出力に送り、そのた
めＡＮＤゲート１０８，１１０，１１２のそれぞれの１
つの入力において（インバータ６２を介して）低論理を
与え、かつ出力４６に対してＸＯＲゲート９８，１０６
，１００の出力を動作不能にする。言い換えると、ＡＮ
Ｄゲート１０８，１１０，１１２の出力は常に低論理で
ある。Ｄフリップフロップ５６の反転出力は、Ｄフリッ
プフロップ５６をクロックすると高論理から低論理に切
り替わるので、Ｄフリップフロップ５８をクロックしな
いことに注意されたい。同様に、１２番目のパルスが発
生した後、パリティ検出回路５４内で論理「０」のフィ
ールドを介して論理「１」をウォークするサイクルは、
上記のように出力Ｃが高論理になり、（ＯＲゲート６０
を介して）出力４６に送られると再び開始する。これは
、図３において２番目の出力Ｃパルスによって示されて
いる。しかし、１３番目および１４番目のクロック・パ
ルスにおいて、出力Ｄ，Ｅに現われる高論理は、出力４
６に伝えられない。これは、各ＡＮＤゲートはその入力
の１つにおいて低論理を有するので、ＡＮＤゲート１０
８，１１０，１１２は高論理を伝えることを許さないた
めである。同様に、出力Ｆ，Ｉ，Ｌに現われる高論理パ
ルスはＯＲゲート６０を介して出力４６に送られ、出力
Ｇ，Ｈ，Ｊ，Ｋに現われる高論理パルスは出力４６に現
われない。従って、図３の波形の「パリティ検証」部が
生成される。パリティ検証回路５４において論理「０」
のフィールドを介する論理「１」の第２ウォークを実行
する少なくとも１つの目的は、出力Ｃ，Ｌが正しく動作
していることを検証することである。これは、パリティ
検証回路５４の出力Ｃおよび／またはＬが、論理「１」
がウォークすることに応答して高論理に切り換わらない
と、出力４６において周波数が変化しないためである。 なぜならば、最初の高論理は出力Ｄにおいて発生し、か
つ／または最後の高論理は出力Ｋにおいて発生するため
である。さらに、パリティ検証回路５４において論理「
０」のフィールドを介する論理「１」の第２ウォークは
、一般的な周波数カウンタによって出力４６において観
測可能な「特性周波数」を与える。従って、図３におい
て、アレイ４２およびパリティ回路４４が正しく動作し
ていると仮定すると、１つの全試験期間ごとに発生する
立ち上がりエッジ（パルス）は５つしかないことになる
。これら５つのパルスは出力４６において測定可能な所
定の「特性周波数」と相関関係にある。故に、出力４６
において与えられる信号の周波数が所定の周波数と実質
的に等しい場合、試験対象の論理回路には欠陥が実質的
にない。しかし、出力４６において与えられる信号の周
波数が所定の周波数よりも大きい場合、試験対象の論理
回路に１つ以上の欠陥が発生している。
、パリティ検証回路５４の出力（ＯＵＴ）は高論理にな
り、Ｄフリップフロップ５６をクロックし、これにより
現在Ｄフリップフロップ５６のデータ入力にある高論理
をＤフリップフロップ５６の非反転出力に送り、そのた
めＡＮＤゲート１０８，１１０，１１２のそれぞれの１
つの入力において（インバータ６２を介して）低論理を
与え、かつ出力４６に対してＸＯＲゲート９８，１０６
，１００の出力を動作不能にする。言い換えると、ＡＮ
Ｄゲート１０８，１１０，１１２の出力は常に低論理で
ある。Ｄフリップフロップ５６の反転出力は、Ｄフリッ
プフロップ５６をクロックすると高論理から低論理に切
り替わるので、Ｄフリップフロップ５８をクロックしな
いことに注意されたい。同様に、１２番目のパルスが発
生した後、パリティ検出回路５４内で論理「０」のフィ
ールドを介して論理「１」をウォークするサイクルは、
上記のように出力Ｃが高論理になり、（ＯＲゲート６０
を介して）出力４６に送られると再び開始する。これは
、図３において２番目の出力Ｃパルスによって示されて
いる。しかし、１３番目および１４番目のクロック・パ
ルスにおいて、出力Ｄ，Ｅに現われる高論理は、出力４
６に伝えられない。これは、各ＡＮＤゲートはその入力
の１つにおいて低論理を有するので、ＡＮＤゲート１０
８，１１０，１１２は高論理を伝えることを許さないた
めである。同様に、出力Ｆ，Ｉ，Ｌに現われる高論理パ
ルスはＯＲゲート６０を介して出力４６に送られ、出力
Ｇ，Ｈ，Ｊ，Ｋに現われる高論理パルスは出力４６に現
われない。従って、図３の波形の「パリティ検証」部が
生成される。パリティ検証回路５４において論理「０」
のフィールドを介する論理「１」の第２ウォークを実行
する少なくとも１つの目的は、出力Ｃ，Ｌが正しく動作
していることを検証することである。これは、パリティ
検証回路５４の出力Ｃおよび／またはＬが、論理「１」
がウォークすることに応答して高論理に切り換わらない
と、出力４６において周波数が変化しないためである。 なぜならば、最初の高論理は出力Ｄにおいて発生し、か
つ／または最後の高論理は出力Ｋにおいて発生するため
である。さらに、パリティ検証回路５４において論理「
０」のフィールドを介する論理「１」の第２ウォークは
、一般的な周波数カウンタによって出力４６において観
測可能な「特性周波数」を与える。従って、図３におい
て、アレイ４２およびパリティ回路４４が正しく動作し
ていると仮定すると、１つの全試験期間ごとに発生する
立ち上がりエッジ（パルス）は５つしかないことになる
。これら５つのパルスは出力４６において測定可能な所
定の「特性周波数」と相関関係にある。故に、出力４６
において与えられる信号の周波数が所定の周波数と実質
的に等しい場合、試験対象の論理回路には欠陥が実質的
にない。しかし、出力４６において与えられる信号の周
波数が所定の周波数よりも大きい場合、試験対象の論理
回路に１つ以上の欠陥が発生している。
【００２２】つぎのクロック・パルスにおいてパリティ
検証回路５４の出力（ＯＵＴ）は高論理になり、これは
Ｄフリップフロップ５６をクロックし、現在Ｄフリップ
フロップ５６のデータ入力にある低論理をＤフリップフ
ロップ５６の非反転出力に送り、それによりＡＮＤゲー
ト１０８，１１０，１１２を（インバータ６２を介して
）動作可能にして、ＸＯＲゲート９８，１０６，１００
の出力に応答させるようにする。さらに、Ｄフリップフ
ロップ５６の反転出力に現われる高論理は、Ｄフリップ
フロップ５８をクロックし、これはＤフリップフロップ
５８の非反転出力に高論理を与え、（ＯＲゲート７２を
介して）Ｄフリップフロップ６４をリセットし、それに
より行ウォーク回路４８，列ウォーク回路５０およびカ
ウンタ５２をリセット状態から解除し、かつパリティ検
証回路５４およびＤフリップフロップ５６，５８をリセ
ット状態に戻す。このＤフリップフロップ６４をリセッ
トすることは、論理回路が第１動作モードに戻ったこと
を示し、それによりアレイ回路４２の試験が再度開始す
る。
検証回路５４の出力（ＯＵＴ）は高論理になり、これは
Ｄフリップフロップ５６をクロックし、現在Ｄフリップ
フロップ５６のデータ入力にある低論理をＤフリップフ
ロップ５６の非反転出力に送り、それによりＡＮＤゲー
ト１０８，１１０，１１２を（インバータ６２を介して
）動作可能にして、ＸＯＲゲート９８，１０６，１００
の出力に応答させるようにする。さらに、Ｄフリップフ
ロップ５６の反転出力に現われる高論理は、Ｄフリップ
フロップ５８をクロックし、これはＤフリップフロップ
５８の非反転出力に高論理を与え、（ＯＲゲート７２を
介して）Ｄフリップフロップ６４をリセットし、それに
より行ウォーク回路４８，列ウォーク回路５０およびカ
ウンタ５２をリセット状態から解除し、かつパリティ検
証回路５４およびＤフリップフロップ５６，５８をリセ
ット状態に戻す。このＤフリップフロップ６４をリセッ
トすることは、論理回路が第１動作モードに戻ったこと
を示し、それによりアレイ回路４２の試験が再度開始す
る。
【００２３】図３に戻って、波形の「マトリックス・ア
レイ検証」部が第１動作モード中に生成される。一般に
全試験期間におけるこの部分は、各クロック・パルスに
対して低論理であるが、ただし、高論理がＸＯＲゲート
９０，９２，９４，９６，１０２，１０４のいずれかに
対する入力の１つで生じ、それによりマトリックス・ア
レイ７４，７６，７８，８０内で不良が発生して検出さ
れたことを示す場合はその限りではない。また、不良が
生じていない場合、「マトリックス・アレイ検証」期間
中に高論理パルスは発生しない。しかし、発生した各不
良について、少なくとも１つの高論理パルスが「マトリ
ックス・アレイ検証」期間中に現われ、それにより出力
４６において与えられる波形の周波数を高くする。一般
に、波形の「マトリックス・アレイ検証」期間は、「パ
リティ検証」期間よりも実質的に長いことに注目すべき
である。このことは、一般に現在の標準セルおよびゲー
ト・アレイについていえる大きなアレイ（４２）を試験
する場合、特に成立する。その結果、「マトリックス・
アレイ検証」期間中に１つの高論理パルスが発生しても
、出力４６における波形の「特性周波数」を実質的に高
くすることになる。典型的なＡＳＩＣでは，行ウォーク
回路４８，列ウォーク回路５０，カウンタ５２およびパ
リティ検証回路５４は、アレイ４２が必要とする部分に
比較して、集積回路に占める割合は実質的に小さい。 従って、行ウォーク回路４８，列ウォーク回路５０，カ
ウンタ５２およびパリティ検証回路５４（信頼性および
機能性を試験するために必要な支援回路）を内蔵させる
ことは、一般に問題ではなく、極めて効率的となる。
レイ検証」部が第１動作モード中に生成される。一般に
全試験期間におけるこの部分は、各クロック・パルスに
対して低論理であるが、ただし、高論理がＸＯＲゲート
９０，９２，９４，９６，１０２，１０４のいずれかに
対する入力の１つで生じ、それによりマトリックス・ア
レイ７４，７６，７８，８０内で不良が発生して検出さ
れたことを示す場合はその限りではない。また、不良が
生じていない場合、「マトリックス・アレイ検証」期間
中に高論理パルスは発生しない。しかし、発生した各不
良について、少なくとも１つの高論理パルスが「マトリ
ックス・アレイ検証」期間中に現われ、それにより出力
４６において与えられる波形の周波数を高くする。一般
に、波形の「マトリックス・アレイ検証」期間は、「パ
リティ検証」期間よりも実質的に長いことに注目すべき
である。このことは、一般に現在の標準セルおよびゲー
ト・アレイについていえる大きなアレイ（４２）を試験
する場合、特に成立する。その結果、「マトリックス・
アレイ検証」期間中に１つの高論理パルスが発生しても
、出力４６における波形の「特性周波数」を実質的に高
くすることになる。典型的なＡＳＩＣでは，行ウォーク
回路４８，列ウォーク回路５０，カウンタ５２およびパ
リティ検証回路５４は、アレイ４２が必要とする部分に
比較して、集積回路に占める割合は実質的に小さい。 従って、行ウォーク回路４８，列ウォーク回路５０，カ
ウンタ５２およびパリティ検証回路５４（信頼性および
機能性を試験するために必要な支援回路）を内蔵させる
ことは、一般に問題ではなく、極めて効率的となる。
【００２４】図４において、図２のさまざまなブロック
を示す詳細概略図が示されている。なお、図２の素子と
同様な素子は同じ参照番号が割り当てられている。さら
に、図４は行ウォーク回路４８，列ウォーク回路５０，
カウンタ５２およびパリティ検証回路５４の１つの可能
な構成を表しているにすぎず、その他の構成も可能であ
る。
を示す詳細概略図が示されている。なお、図２の素子と
同様な素子は同じ参照番号が割り当てられている。さら
に、図４は行ウォーク回路４８，列ウォーク回路５０，
カウンタ５２およびパリティ検証回路５４の１つの可能
な構成を表しているにすぎず、その他の構成も可能であ
る。
【００２５】行ウォーク回路４８は、Ｄフリップフロッ
プ１２０，１２２，１２４から成り、それぞれのＤフリ
ップフロップは端子６６に結合されたクロック入力（Ｃ
ＬＫ）とＯＲゲート７０の出力に結合されたリセット入
力（Ｒ）とを有する。さらに、Ｄフリップフロップ１２
０のデータ入力は、Ｄフリップフロップ１２４の反転出
力に結合される。Ｄフリップフロップ１２０の非反転出
力は信号１を与え、Ｄフリップフロップ１２２のデータ
入力に結合される。Ｄフリップフロップ１２２の非反転
出力は信号２を与え、Ｄフリップフロップ１２２の反転
出力はＤフリップフロップ１２４のデータ入力に結合さ
れる。
プ１２０，１２２，１２４から成り、それぞれのＤフリ
ップフロップは端子６６に結合されたクロック入力（Ｃ
ＬＫ）とＯＲゲート７０の出力に結合されたリセット入
力（Ｒ）とを有する。さらに、Ｄフリップフロップ１２
０のデータ入力は、Ｄフリップフロップ１２４の反転出
力に結合される。Ｄフリップフロップ１２０の非反転出
力は信号１を与え、Ｄフリップフロップ１２２のデータ
入力に結合される。Ｄフリップフロップ１２２の非反転
出力は信号２を与え、Ｄフリップフロップ１２２の反転
出力はＤフリップフロップ１２４のデータ入力に結合さ
れる。
【００２６】列ウォーク回路５０は、Ｄフリップフロッ
プ１２６，１２８，１３０，１３２，１３４，１３６か
ら成り、それぞれのＤフリップフロップはＯＲゲート７
０の出力に結合されたリセット入力（Ｒ）と、行ウォー
ク回路４８のＤフリップフロップ１２４の反転出力に結
合されたクロック入力（ＣＬＫ）とを有する。さらに、
Ｄフリップフロップ１２６のデータ入力は、Ｄフリップ
フロップ１３６の反転出力に結合される。Ｄフリップフ
ロップ１２６，１２８，１３０の非反転出力は、信号３
，４，５をそれぞれ与え、かつＤフリップフロップ１２
８，１３０，１３２のデータ入力にそれぞれ結合される
。Ｄフリップフロップ１３２の非反転出力は信号６を与
え、Ｄフリップフロップ１３２の反転出力はＤフリップ
フロップ１３４のデータ入力に結合される。Ｄフリップ
フロップ１３４の非反転出力は、Ｄフリップフロップ１
３６のデータ入力に結合される。
プ１２６，１２８，１３０，１３２，１３４，１３６か
ら成り、それぞれのＤフリップフロップはＯＲゲート７
０の出力に結合されたリセット入力（Ｒ）と、行ウォー
ク回路４８のＤフリップフロップ１２４の反転出力に結
合されたクロック入力（ＣＬＫ）とを有する。さらに、
Ｄフリップフロップ１２６のデータ入力は、Ｄフリップ
フロップ１３６の反転出力に結合される。Ｄフリップフ
ロップ１２６，１２８，１３０の非反転出力は、信号３
，４，５をそれぞれ与え、かつＤフリップフロップ１２
８，１３０，１３２のデータ入力にそれぞれ結合される
。Ｄフリップフロップ１３２の非反転出力は信号６を与
え、Ｄフリップフロップ１３２の反転出力はＤフリップ
フロップ１３４のデータ入力に結合される。Ｄフリップ
フロップ１３４の非反転出力は、Ｄフリップフロップ１
３６のデータ入力に結合される。
【００２７】カウンタ５２は、Ｄフリップフロップ１３
８，１４０を有し、各ＤフリップフロップはＯＲゲート
７０の出力に結合されたリセット入力（Ｒ）を有する。 Ｄフリップフロップ１３８のクロック入力（ＣＬＫ）は
、列ウォーク回路５０のＤフリップフロップ１３６の反
転出力に結合され、Ｄフリップフロップ１４のクロック
入力（ＣＬＫ）はＤフリップフロップ１３８の反転出力
に結合される。Ｄフリップフロップ１３８，１４０は、
それぞれの反転出力に結合されたデータ入力を有する。 さらに、Ｄフリップフロップ１３８の非反転出力は信号
７を与え、Ｄフリップフロップ１４０の非反転出力はＤ
フリップフロップ６４のクロック入力に結合される。
８，１４０を有し、各ＤフリップフロップはＯＲゲート
７０の出力に結合されたリセット入力（Ｒ）を有する。 Ｄフリップフロップ１３８のクロック入力（ＣＬＫ）は
、列ウォーク回路５０のＤフリップフロップ１３６の反
転出力に結合され、Ｄフリップフロップ１４のクロック
入力（ＣＬＫ）はＤフリップフロップ１３８の反転出力
に結合される。Ｄフリップフロップ１３８，１４０は、
それぞれの反転出力に結合されたデータ入力を有する。 さらに、Ｄフリップフロップ１３８の非反転出力は信号
７を与え、Ｄフリップフロップ１４０の非反転出力はＤ
フリップフロップ６４のクロック入力に結合される。
【００２８】パリティ検証回路５４は、Ｄフリップフロ
ップ１４２，１４４，１４６，１４８，１５０，１５２
，１５４，１５６，１５８，１６０，１６２から成り、
それぞれのＤフリップフロップはＤフリップフロップ６
４の反転出力に結合されたリセット入力と、端子６６に
結合されたクロック入力とを有する。Ｄフリップフロッ
プ１４２，１４４，１４６，１４８，１５０，１５２，
１５４，１５６，１５８の非反転出力は、出力Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋにそれぞれ結合され、Ｄフ
リップフロップ１４４，１４６，１４８，１５０，１５
２，１５４，１５６，１５８，１６０のデータ入力にそ
れぞれ結合される。Ｄフリップフロップ１６０の非反転
出力は出力Ｌに結合され、Ｄフリップフロップ１６０の
反転出力はＤフリップフロップ１６２のデータ入力に結
合される。Ｄフリップフロップ１６２の反転出力は、Ｄ
フリップフロップ１４２のデータ入力と、Ｄフリップフ
ロップ５６のクロック入力とに結合される。
ップ１４２，１４４，１４６，１４８，１５０，１５２
，１５４，１５６，１５８，１６０，１６２から成り、
それぞれのＤフリップフロップはＤフリップフロップ６
４の反転出力に結合されたリセット入力と、端子６６に
結合されたクロック入力とを有する。Ｄフリップフロッ
プ１４２，１４４，１４６，１４８，１５０，１５２，
１５４，１５６，１５８の非反転出力は、出力Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋにそれぞれ結合され、Ｄフ
リップフロップ１４４，１４６，１４８，１５０，１５
２，１５４，１５６，１５８，１６０のデータ入力にそ
れぞれ結合される。Ｄフリップフロップ１６０の非反転
出力は出力Ｌに結合され、Ｄフリップフロップ１６０の
反転出力はＤフリップフロップ１６２のデータ入力に結
合される。Ｄフリップフロップ１６２の反転出力は、Ｄ
フリップフロップ１４２のデータ入力と、Ｄフリップフ
ロップ５６のクロック入力とに結合される。
【００２９】動作中、第１動作モード中に動作可能な行
ウォーク回路４８，列ウォーク回路５０およびカウンタ
回路５２は信号１ないし７を与え、マトリックス・アレ
イ７４，７６，７８，８０をすべての可能な論理組合せ
で全てに刺激する。端子６８で発生する回路リセットか
ら開始すると仮定すると、信号１ないし７はすべて低論
理である。端子６８に印加されたリセット信号が低論理
に戻ると、行ウォーク回路４８，列ウォーク回路５０お
よびカウンタ回路５２は動作可能状態になり、回路は第
１モードで動作している行ウォーク回路４８は、信号１
，２において現われる「０」のフィールドを介して論理
「１」を「ウォーク」するように機能する。リセット信
号が非アクティブになってから端子６６に発生する第１
クロック・パルスの後、Ｄフリップフロップ１２４の反
転出力にある論理「１」のためにＤフリップフロップ１
２０のデータ入力にある論理「１」は、Ｄフリップフロ
ップ１２０の非反転出力に送られ、信号１上に現われる
。さらに、この論理「１」は次のＤフリップフロップ（
１２２）のデータ入力にも現われる。Ｄフリップフロッ
プ１２４の反転出力は、このとき論理「０」である。 これは、Ｄフリップフロップ１２２の反転出力にあった
最初の論理「１」がクロックされ、それによりＤフリッ
プフロップ１２４の非反転出力および反転出力において
論理「１」および「０」をそれぞれ与えるためである。 リセット信号が非アクティブになってからの第２クロッ
ク・パルス後に、Ｄフリップフロップ１２２のデータ入
力に現われる論理「１」は、Ｄフリップフロップ１２２
の非反転出力に送られ、信号２上に現われる。さらに、
フリップフロップ１２２の反転出力にある対応する論理
「０」は、Ｄフリップフロップ１２４のデータ入力に現
われる。リセット信号が非アクティブになってからの第
３クロック・パルス後に、Ｄフリップフロップ１２４の
データ入力に現われる論理「０」により、Ｄフリップフ
ロップ１２４の反転出力に論理「１」を与え、この論理
「１」はＤフリップフロップ１２０のデータ入力まで戻
る。また、Ｄフリップフロップ１２４の反転出力に現わ
れる論理「１」は、列ウォーク回路５０をクロックする
機能を果たす。行ウォーク回路４８の上記の動作は再び
継続し、それにより論理「１」は行ウォーク回路４８を
介して連続的に「ウォーク」され、信号１、そして次に
信号２に現われる。ここで注意すべき重要な点は、列ウ
ォーク回路５０は、行ウォーク回路４８が信号１，２を
介して論理「１」を「ウォーク」するサイクルを完了し
たときのみクロックされることである。
ウォーク回路４８，列ウォーク回路５０およびカウンタ
回路５２は信号１ないし７を与え、マトリックス・アレ
イ７４，７６，７８，８０をすべての可能な論理組合せ
で全てに刺激する。端子６８で発生する回路リセットか
ら開始すると仮定すると、信号１ないし７はすべて低論
理である。端子６８に印加されたリセット信号が低論理
に戻ると、行ウォーク回路４８，列ウォーク回路５０お
よびカウンタ回路５２は動作可能状態になり、回路は第
１モードで動作している行ウォーク回路４８は、信号１
，２において現われる「０」のフィールドを介して論理
「１」を「ウォーク」するように機能する。リセット信
号が非アクティブになってから端子６６に発生する第１
クロック・パルスの後、Ｄフリップフロップ１２４の反
転出力にある論理「１」のためにＤフリップフロップ１
２０のデータ入力にある論理「１」は、Ｄフリップフロ
ップ１２０の非反転出力に送られ、信号１上に現われる
。さらに、この論理「１」は次のＤフリップフロップ（
１２２）のデータ入力にも現われる。Ｄフリップフロッ
プ１２４の反転出力は、このとき論理「０」である。 これは、Ｄフリップフロップ１２２の反転出力にあった
最初の論理「１」がクロックされ、それによりＤフリッ
プフロップ１２４の非反転出力および反転出力において
論理「１」および「０」をそれぞれ与えるためである。 リセット信号が非アクティブになってからの第２クロッ
ク・パルス後に、Ｄフリップフロップ１２２のデータ入
力に現われる論理「１」は、Ｄフリップフロップ１２２
の非反転出力に送られ、信号２上に現われる。さらに、
フリップフロップ１２２の反転出力にある対応する論理
「０」は、Ｄフリップフロップ１２４のデータ入力に現
われる。リセット信号が非アクティブになってからの第
３クロック・パルス後に、Ｄフリップフロップ１２４の
データ入力に現われる論理「０」により、Ｄフリップフ
ロップ１２４の反転出力に論理「１」を与え、この論理
「１」はＤフリップフロップ１２０のデータ入力まで戻
る。また、Ｄフリップフロップ１２４の反転出力に現わ
れる論理「１」は、列ウォーク回路５０をクロックする
機能を果たす。行ウォーク回路４８の上記の動作は再び
継続し、それにより論理「１」は行ウォーク回路４８を
介して連続的に「ウォーク」され、信号１、そして次に
信号２に現われる。ここで注意すべき重要な点は、列ウ
ォーク回路５０は、行ウォーク回路４８が信号１，２を
介して論理「１」を「ウォーク」するサイクルを完了し
たときのみクロックされることである。
【００３０】列ウォーク回路５０は、信号３ないし信号
６に現われる「０」のフィールドを介して論理「 １」
の対を「ウォーク」する機能を果たす。列ウォーク回路
５０の動作は、少なくとも３つの例外を除いて、行ウォ
ーク回路４８の動作と同様である。まず、列ウォーク回
路５０は４つの信号（信号３ないし６）を供給し、それ
に対し行ウォーク回路４８は２つの信号（信号１，２）
しか供給しない。しかし、この相違はわずかなものであ
り、さらに説明を必要としない。第２に、列ウォーク回
路５０は行ウォーク回路４８によってクロックされ、そ
れに対し行ウォーク回路４８は端子６６に印加される信
号ＣＬＫによってクロックされる。第３に、列ウォーク
回路５０は、列ウォーク回路５０を介して「ウォーク」
される論理「１」の対を供給するＤフリップフロップ１
３４，１３６から成り、それに対して行ウォーク回路３
８は、行ウォーク回路４８を介して「ウォーク」される
論理「１」を供給するＤフリップフロップ１２４から成
る。Ｄフリップフロップ１３４，１３６は互いに結合さ
れ、Ｄフリップフロップ１３６の反転出力に現われる最
初の論理「１」がＤフリップフロップ１２６に最初にク
ロック入力され、Ｄフリップフロップ１３４の非反転出
力に現われる最初の論理「０」がＤフリップフロップ１
３６を介して同時にクロックされ、それによりＤフリッ
プフロップ１３６の反転出力において論理「１」を与え
る。さらに、次のクロック・パルスにおいて、Ｄフリッ
プフロップ１３６の反転出力とＤフリップフロップ１２
６のデータ入力とにある論理「１」がＤフリップフロッ
プ１２６を介して送られ、それにより列ウォーク回路５
０を介して「ウォーク」される論理「１」の対を与える
。また、列ウォーク回路５０を介して論理「１」の対を
「ウォーク」することを完了するたびに、Ｄフリップフ
ロップ１３６の反転出力は論理「０」から論理「１」に
遷移し、それによりカウンタ５２をクロックする。同様
に、カウンタ５２は、列ウォーク回路５０が信号３ない
し６を介して論理「１」の対を「ウォーク」するサイク
ルを完了したときに限りクロックされることに注意され
たい。
６に現われる「０」のフィールドを介して論理「 １」
の対を「ウォーク」する機能を果たす。列ウォーク回路
５０の動作は、少なくとも３つの例外を除いて、行ウォ
ーク回路４８の動作と同様である。まず、列ウォーク回
路５０は４つの信号（信号３ないし６）を供給し、それ
に対し行ウォーク回路４８は２つの信号（信号１，２）
しか供給しない。しかし、この相違はわずかなものであ
り、さらに説明を必要としない。第２に、列ウォーク回
路５０は行ウォーク回路４８によってクロックされ、そ
れに対し行ウォーク回路４８は端子６６に印加される信
号ＣＬＫによってクロックされる。第３に、列ウォーク
回路５０は、列ウォーク回路５０を介して「ウォーク」
される論理「１」の対を供給するＤフリップフロップ１
３４，１３６から成り、それに対して行ウォーク回路３
８は、行ウォーク回路４８を介して「ウォーク」される
論理「１」を供給するＤフリップフロップ１２４から成
る。Ｄフリップフロップ１３４，１３６は互いに結合さ
れ、Ｄフリップフロップ１３６の反転出力に現われる最
初の論理「１」がＤフリップフロップ１２６に最初にク
ロック入力され、Ｄフリップフロップ１３４の非反転出
力に現われる最初の論理「０」がＤフリップフロップ１
３６を介して同時にクロックされ、それによりＤフリッ
プフロップ１３６の反転出力において論理「１」を与え
る。さらに、次のクロック・パルスにおいて、Ｄフリッ
プフロップ１３６の反転出力とＤフリップフロップ１２
６のデータ入力とにある論理「１」がＤフリップフロッ
プ１２６を介して送られ、それにより列ウォーク回路５
０を介して「ウォーク」される論理「１」の対を与える
。また、列ウォーク回路５０を介して論理「１」の対を
「ウォーク」することを完了するたびに、Ｄフリップフ
ロップ１３６の反転出力は論理「０」から論理「１」に
遷移し、それによりカウンタ５２をクロックする。同様
に、カウンタ５２は、列ウォーク回路５０が信号３ない
し６を介して論理「１」の対を「ウォーク」するサイク
ルを完了したときに限りクロックされることに注意され
たい。
【００３１】カウンタ５２は、少なくとも２つの機能を
有する。第１に、カウンタ５２は、信号７を介して（図
１の）マルチプレクサ３２，３４のＳＥＬ入力に論理「
１」または論理「０」を与える。カウンタ５２の各クロ
ック（列ウォーク回路５０によって与えられる）に対し
て、Ｄフリップフロップ１３８の非反転出力は論理「０
」から論理「１」に変わり、そして、周知のように、次
のクロックにおいてまた論理「０」に戻る。第２に、カ
ウンタに対する２つの連続するクロック・パルスの後、
Ｄフリップフロップ１４０の非反転出力は論理「０」か
ら論理「１」に変わり、それによりＤフリップフロップ
６４をクロックする。Ｄフリップフロップ６４をクロッ
クすることは、上述のように論理回路が第２動作モード
に入ったことを示す。
有する。第１に、カウンタ５２は、信号７を介して（図
１の）マルチプレクサ３２，３４のＳＥＬ入力に論理「
１」または論理「０」を与える。カウンタ５２の各クロ
ック（列ウォーク回路５０によって与えられる）に対し
て、Ｄフリップフロップ１３８の非反転出力は論理「０
」から論理「１」に変わり、そして、周知のように、次
のクロックにおいてまた論理「０」に戻る。第２に、カ
ウンタに対する２つの連続するクロック・パルスの後、
Ｄフリップフロップ１４０の非反転出力は論理「０」か
ら論理「１」に変わり、それによりＤフリップフロップ
６４をクロックする。Ｄフリップフロップ６４をクロッ
クすることは、上述のように論理回路が第２動作モード
に入ったことを示す。
【００３２】行ウォーク回路４８，列ウォーク回路５０
およびカウンタ５２は、信号１ないし７を介してＡＮＤ
ゲート１４，１６，１８，２０の入力を全てに刺激する
回路を設けることが当業者に理解される。このことは、
列ウォーク回路５０をクロックする前に、行ウォーク回
路４８は信号１，２を介して論理「１」をウォークする
サイクルを完了しなければならないためである。さらに
、カウンタ５２は信号７を与え、これは図１のマトリッ
クス・アレイ１０の所定の行出力と所定の列出力との間
で選択する手段となる。
およびカウンタ５２は、信号１ないし７を介してＡＮＤ
ゲート１４，１６，１８，２０の入力を全てに刺激する
回路を設けることが当業者に理解される。このことは、
列ウォーク回路５０をクロックする前に、行ウォーク回
路４８は信号１，２を介して論理「１」をウォークする
サイクルを完了しなければならないためである。さらに
、カウンタ５２は信号７を与え、これは図１のマトリッ
クス・アレイ１０の所定の行出力と所定の列出力との間
で選択する手段となる。
【００３３】また、第２動作モードにおいて動作可能な
パリティ検証回路５４は、パリティ検出回路５４の出力
ＣないしＬに最初にある論理「０」のフィールドを介し
て論理「１」を「ウォーク」する機能を果たす。動作中
、パリティ検証回路５４が（Ｄフリップフロップ６４を
介して）リセット状態から解除されると、出力Ｃないし
Ｌはすべて低論理（「０」）になり、Ｄフリップフロッ
プ１６２の反転出力にある論理「１」もＤフリップフロ
ップ１４２のデータ入力に現われる。従って、リセット
・モードを出てからパリティ検出回路５４が最初にクロ
ックされると、Ｄフリップフロップ１４２のデータ入力
に現われる論理「１」はＤフリップフロップ１４２の非
反転出力に送られ、またパリティ検出回路５４の出力Ｃ
にも送られる。さらに、この論理「１」は次のＤフリッ
プフロップ（１４４）のデータ入力にも現われる。なお
、Ｄフリップフロップ１６２の反転出力は、今度は論理
「０」になる。これは、Ｄフリップフロップ１６０の反
転出力にある最初の論理「１」がクロックされ、それに
よりＤフリップフロップ１６２の非反転出力と反転出力
とに論理「１」と論理「０」とをそれぞれ与えるためで
ある。リセット・モードを出てから２番目のクロック・
パルス後に、Ｄフリップフロップ１４４のデータ入力に
現われる論理「１」はＤフリップフロップ１４４の非反
転出力に送られ、またパリティ検証回路５４の出力Ｄに
も送られる。さらに、この論理「１」は次のＤフリップ
フロップ（１４６）のデータ入力にも現われる。この過
程は１０番目のクロック・パルスまで続き、それにより
論理「１」はパリティ検証回路５４を介して「ウォーク
」して、出力Ｌに至る。しかし、１１番目のクロック・
パルス後、Ｄフリップフロップ１６０の反転出力にある
論理「０」がＤフリップフロップ１６２を介してクロッ
クされ、それによりＤフリップフロップ１６２の反転出
力に論理「１」を与える。このことは、少なくとも２つ
の目的を果たす。まず第１に、このように低論理から高
論理に遷移すると、クロック・パルスをＤフリップフロ
ップ５６に与え、これがその非反転出力に論理「１」を
与える。これは、上述のように出力４６に対してＸＯＲ
ゲート９８，１０６，１００の出力を動作禁止にする機
能を果たす。Ｄフリップフロップ５８は、Ｄフリップフ
ロップ５６の反転出力が高論理から低論理に遷移したの
で、クロックされなかったことに注目されたい。第２に
、Ｄフリップフロップ１６２の反転出力に現われるこの
論理「１」は、Ｄフリップフロップ１４２のデータ入力
において新たな論理「１」を与える。パリティ検証回路
がリセット・モードを出てから１２番目のクロック・パ
ルスが発生すると、Ｄフリップフロップ１４２のデータ
入力に現われる論理「１」は、上述のようにパリティ検
証回路５４を介して再度「ウォーク」される。この過程
は２１番目のクロック・パルスまで続き、それにより論
理「１」はパリティ検証回路５４を介して「ウォーク」
して、出力Ｌに至る。しかし、２２番目のクロック・パ
ルス後に、Ｄフリップフロップ１６０の反転出力にある
論理「０」がＤフリップフロップ１６２を介してクロッ
クされ、それによりＤフリップフロップ１６２の非反転
出力に論理「０」を与え、かつＤフリップフロップ１６
２の反転出力に対応する論理「１」を与える。Ｄフリッ
プフロップ１６２の反転出力に現われる論理「１」は、
Ｄフリップフロップ５６をクロックし、これは次にＤフ
リップフロップ５６の非反転出力と反転出力とに論理「
０」と論理「１」とをそれぞれ与える。Ｄフリップフロ
ップ５６の非反転出力に現われる論理「０」は、上述の
ように出力４６に対してＸＯＲゲート９８，１０６，１
００の出力を再度動作可能にする機能を果たす。 さらに、Ｄフリップフロップ５６の反転出力に現われる
論理「１」は、Ｄフリップフロップ５８をクロックし、
これは次にＤフリップフロップ８５の非反転出力に論理
「１」を与え、これがＯＲゲート７２を介してＤフリッ
プフロップ６４をリセットする。このＤフリップフロッ
プ６４をリセットすることは、上述のように論理回路が
第１動作モードに戻ったことを示す。
パリティ検証回路５４は、パリティ検出回路５４の出力
ＣないしＬに最初にある論理「０」のフィールドを介し
て論理「１」を「ウォーク」する機能を果たす。動作中
、パリティ検証回路５４が（Ｄフリップフロップ６４を
介して）リセット状態から解除されると、出力Ｃないし
Ｌはすべて低論理（「０」）になり、Ｄフリップフロッ
プ１６２の反転出力にある論理「１」もＤフリップフロ
ップ１４２のデータ入力に現われる。従って、リセット
・モードを出てからパリティ検出回路５４が最初にクロ
ックされると、Ｄフリップフロップ１４２のデータ入力
に現われる論理「１」はＤフリップフロップ１４２の非
反転出力に送られ、またパリティ検出回路５４の出力Ｃ
にも送られる。さらに、この論理「１」は次のＤフリッ
プフロップ（１４４）のデータ入力にも現われる。なお
、Ｄフリップフロップ１６２の反転出力は、今度は論理
「０」になる。これは、Ｄフリップフロップ１６０の反
転出力にある最初の論理「１」がクロックされ、それに
よりＤフリップフロップ１６２の非反転出力と反転出力
とに論理「１」と論理「０」とをそれぞれ与えるためで
ある。リセット・モードを出てから２番目のクロック・
パルス後に、Ｄフリップフロップ１４４のデータ入力に
現われる論理「１」はＤフリップフロップ１４４の非反
転出力に送られ、またパリティ検証回路５４の出力Ｄに
も送られる。さらに、この論理「１」は次のＤフリップ
フロップ（１４６）のデータ入力にも現われる。この過
程は１０番目のクロック・パルスまで続き、それにより
論理「１」はパリティ検証回路５４を介して「ウォーク
」して、出力Ｌに至る。しかし、１１番目のクロック・
パルス後、Ｄフリップフロップ１６０の反転出力にある
論理「０」がＤフリップフロップ１６２を介してクロッ
クされ、それによりＤフリップフロップ１６２の反転出
力に論理「１」を与える。このことは、少なくとも２つ
の目的を果たす。まず第１に、このように低論理から高
論理に遷移すると、クロック・パルスをＤフリップフロ
ップ５６に与え、これがその非反転出力に論理「１」を
与える。これは、上述のように出力４６に対してＸＯＲ
ゲート９８，１０６，１００の出力を動作禁止にする機
能を果たす。Ｄフリップフロップ５８は、Ｄフリップフ
ロップ５６の反転出力が高論理から低論理に遷移したの
で、クロックされなかったことに注目されたい。第２に
、Ｄフリップフロップ１６２の反転出力に現われるこの
論理「１」は、Ｄフリップフロップ１４２のデータ入力
において新たな論理「１」を与える。パリティ検証回路
がリセット・モードを出てから１２番目のクロック・パ
ルスが発生すると、Ｄフリップフロップ１４２のデータ
入力に現われる論理「１」は、上述のようにパリティ検
証回路５４を介して再度「ウォーク」される。この過程
は２１番目のクロック・パルスまで続き、それにより論
理「１」はパリティ検証回路５４を介して「ウォーク」
して、出力Ｌに至る。しかし、２２番目のクロック・パ
ルス後に、Ｄフリップフロップ１６０の反転出力にある
論理「０」がＤフリップフロップ１６２を介してクロッ
クされ、それによりＤフリップフロップ１６２の非反転
出力に論理「０」を与え、かつＤフリップフロップ１６
２の反転出力に対応する論理「１」を与える。Ｄフリッ
プフロップ１６２の反転出力に現われる論理「１」は、
Ｄフリップフロップ５６をクロックし、これは次にＤフ
リップフロップ５６の非反転出力と反転出力とに論理「
０」と論理「１」とをそれぞれ与える。Ｄフリップフロ
ップ５６の非反転出力に現われる論理「０」は、上述の
ように出力４６に対してＸＯＲゲート９８，１０６，１
００の出力を再度動作可能にする機能を果たす。 さらに、Ｄフリップフロップ５６の反転出力に現われる
論理「１」は、Ｄフリップフロップ５８をクロックし、
これは次にＤフリップフロップ８５の非反転出力に論理
「１」を与え、これがＯＲゲート７２を介してＤフリッ
プフロップ６４をリセットする。このＤフリップフロッ
プ６４をリセットすることは、上述のように論理回路が
第１動作モードに戻ったことを示す。
【００３４】以上の説明より、１つの出力信号の周波数
を観測することによりＡＳＩＣ内の不良を監視する新規
の論理回路が提供されたことが明らかである。
を観測することによりＡＳＩＣ内の不良を監視する新規
の論理回路が提供されたことが明らかである。
【図１】２×２マトリックス・アレイの機能性を全てに
検証するための論理回路を示す概略図である。
検証するための論理回路を示す概略図である。
【図２】本発明の論理回路を示す部分的な概略図である
。
。
【図３】本発明の論理回路の出力において与えられる特
性波形の示す図である。
性波形の示す図である。
【図４】図２のさまざまなブロックを示す詳細概略図で
ある。
ある。
１０ 論理回路
１２ ２×２マトリックス・アレイ
１４，１６，１８，２０ ３入力ＡＮＤゲート２２
バス ２４，２６，２８，３０ ＯＲゲート３２，３４
マルチプレクサ ３６，３８ 出力端子 ４２ アレイ ４３，４５ 入力バッファ ４４ パリティ回路 ４６ 出力端子 ４８ 行ウォーク回路 ５０ 列ウォーク回路 ５２ カウンタ ５４ パリティ検証回路 ５６，５８ Ｄフリップフロップ ６０ ＯＲゲート ６２ インバータ ６４ Ｄフリップフロップ ６７ インバータ ７０，７２ ＯＲゲート ７４，７６，７８，８０ マトリックス・アレイ８２
，８４，８６，８８ ＯＲゲート９０，９２，９４，
９６，９８，１００，１０２，１０４，１０６，１１４
ＸＯＲゲート １０８，１１０，１１２ ＡＮＤゲート１１６ Ｄ
フリップフロップ
バス ２４，２６，２８，３０ ＯＲゲート３２，３４
マルチプレクサ ３６，３８ 出力端子 ４２ アレイ ４３，４５ 入力バッファ ４４ パリティ回路 ４６ 出力端子 ４８ 行ウォーク回路 ５０ 列ウォーク回路 ５２ カウンタ ５４ パリティ検証回路 ５６，５８ Ｄフリップフロップ ６０ ＯＲゲート ６２ インバータ ６４ Ｄフリップフロップ ６７ インバータ ７０，７２ ＯＲゲート ７４，７６，７８，８０ マトリックス・アレイ８２
，８４，８６，８８ ＯＲゲート９０，９２，９４，
９６，９８，１００，１０２，１０４，１０６，１１４
ＸＯＲゲート １０８，１１０，１１２ ＡＮＤゲート１１６ Ｄ
フリップフロップ
Claims (7)
- 【請求項１】それぞれが複数の入力を有する複数のマト
リックス・アレイ（７４，７６，７８，８０）から成る
アレイ回路（４２）であって、前記複数のマトリックス
・アレイが前記アレイ回路の所定の行および列に配置さ
れ、かつ印加された複数の入力信号に応答して、それぞ
れ行出力および列出力を与えるアレイ回路（４２）；前
記複数のマトリックス・アレイの前記行出力および列出
力に応答し、前記複数のマトリックス・アレイの前記行
出力が論理的に異なる場合、あるいは前記複数のマトリ
ックス・アレイの前記列出力が論理的に異なる場合、論
理回路の出力における出力信号を第１論理状態にするパ
リティ回路（４４）；および前記複数のマトリックス・
アレイの前記複数の入力に結合され、前記複数の入力信
号を供給して、前記複数のマトリックス・アレイのそれ
ぞれをすべての可能な論理組合せで全て刺激する刺激手
段（４８，５０，５２）；によって構成されることを特
徴とする論理回路。 - 【請求項２】前記パリティ回路を所定の論理シーケンス
で刺激することにより、前記パリティ回路の動作を検証
する検証手段（５４）から成ることを特徴とする請求項
１記載の論理回路。 - 【請求項３】前記刺激手段と前記検証手段とに結合され
、前記刺激手段と前記検証手段とを動作状態にする入力
を有するモード制御手段（６４）から成ることを特徴と
する請求項２記載の論理回路。 - 【請求項４】前記刺激手段と前記アレイとの間に結合さ
れ、前記アレイ回路の前記複数のマトリックス・アレイ
に前記複数の入力信号を供給する入力バッファ手段（４
３，４５）から成ることを特徴とする請求項３記載の論
理回路。 - 【請求項５】前記パリティ回路が、前記入力バッファ手
段の機能を検証する手段（１０２，１０４，１０６，１
１０）から成り、前記入力バッファ手段が不良の場合、
所定記載の論理レベル信号が論理回路の前記出力に供給
されることを特徴とする請求項４記載の論理回路。 - 【請求項６】前記アレイ回路の前記複数のマトリックス
・アレイのぞれぞれが：前記複数の入力信号に応答し、
かつ所定の行・列形式に配置され、それぞれが第１およ
び第２出力を与える複数のゲート（１２）；前記複数の
ゲートの前記第１出力に結合され、複数の行出力を与え
る複数の行ＯＲゲート（２４，２６）；前記複数のゲー
トの前記第２出力に結合され、複数の列出力を与える複
数の列ＯＲゲート（２８，３０）；前記複数のマトリッ
クス・アレイの前記の１つの前記行出力に、前記複数の
行ＯＲゲートの前記複数の行出力のうち１つを選択的に
与える行マルチプレクサ手段（３２）；および前記複数
のマトリックス・アレイの前記の１つの前記列出力に、
前記複数の列ＯＲゲートの前記複数の列出力のうち１つ
を選択的に与える列マルチプレクサ手段（３４）；から
成ることを特徴とする請求項５記載の論理回路。 - 【請求項７】所定の行・列形式に配置され、それぞれが
行出力と列出力とを与える複数のマトリックス・アレイ
（７４，７６，７８，８０）の機能と信頼性とを集積回
路内で検証する方法であって：前記複数のマトリックス
・アレイを複数の入力信号で刺激して、前記複数のマト
リックス・アレイのそれぞれをすべての可能な論理組合
せで全てに刺激する段階；前記複数のマトリックス・ア
レイの行出力を比較し、前記複数のマトリックス・アレ
イの前記行出力が論理的に異なる場合、集積回路の出力
において所定の出力レベル信号を与える段階；および前
記複数のマトリックス・アレイの列出力を比較し、前記
複数のマトリックス・アレイの前記列出力が論理的に異
なる場合、集積回路の出力において所定の出力レベル信
号を与える段階；によって構成されることを特徴とする
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US591189 | 1975-06-27 | ||
| US07/591,189 US5199035A (en) | 1990-10-01 | 1990-10-01 | Logic circuit for reliability and yield enhancement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351017A true JPH04351017A (ja) | 1992-12-04 |
Family
ID=24365439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274996A Pending JPH04351017A (ja) | 1990-10-01 | 1991-09-27 | 信頼性および歩どまりを向上させる論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5199035A (ja) |
| EP (1) | EP0479460A3 (ja) |
| JP (1) | JPH04351017A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260950A (en) * | 1991-09-17 | 1993-11-09 | Ncr Corporation | Boundary-scan input circuit for a reset pin |
| US5798653A (en) * | 1995-04-20 | 1998-08-25 | Sun Microsystems, Inc. | Burn-in system for reliable integrated circuit manufacturing |
| SE507127C3 (sv) * | 1996-12-20 | 1998-05-04 | Ericsson Telefon Ab L M | Metoder och anordning vid kretskortskonstruktion |
| US6930934B2 (en) * | 2003-10-28 | 2005-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | High efficiency redundancy architecture in SRAM compiler |
| US7370257B2 (en) * | 2005-04-08 | 2008-05-06 | Lsi Logic Corporation | Test vehicle data analysis |
| US9715420B2 (en) * | 2015-01-21 | 2017-07-25 | International Business Machines Corporation | String dataflow error detection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3958110A (en) * | 1974-12-18 | 1976-05-18 | Ibm Corporation | Logic array with testing circuitry |
| DE3015992A1 (de) * | 1980-04-25 | 1981-11-05 | Ibm Deutschland Gmbh, 7000 Stuttgart | Programmierbare logische anordnung |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US4464747A (en) * | 1982-02-18 | 1984-08-07 | The Singer Company | High reliability memory |
| US4739250A (en) * | 1985-11-20 | 1988-04-19 | Fujitsu Limited | Semiconductor integrated circuit device with test circuit |
| DE3621469A1 (de) * | 1986-06-26 | 1988-01-07 | Ibm Deutschland | Verfahren zur lokalisierung von defekten gatterelementen einer gatter-matrixgruppe |
| US5083083A (en) * | 1986-09-19 | 1992-01-21 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| JPH0212445A (ja) * | 1988-06-30 | 1990-01-17 | Mitsubishi Electric Corp | 記憶装置 |
| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
-
1990
- 1990-10-01 US US07/591,189 patent/US5199035A/en not_active Expired - Lifetime
-
1991
- 1991-09-23 EP EP19910308620 patent/EP0479460A3/en not_active Withdrawn
- 1991-09-27 JP JP3274996A patent/JPH04351017A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5199035A (en) | 1993-03-30 |
| EP0479460A2 (en) | 1992-04-08 |
| EP0479460A3 (en) | 1993-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Jarwala et al. | A new framework for analyzing test generation and diagnosis algorithms for wiring interconnects | |
| US7058871B2 (en) | Circuit with expected data memory coupled to serial input lead | |
| JP2746804B2 (ja) | 集積回路試験方法および集積回路試験装置 | |
| US4601034A (en) | Method and apparatus for testing very large scale integrated memory circuits | |
| EP0206287B1 (en) | Weighted random pattern testing method | |
| US6131171A (en) | Process of testing and a process of making circuits | |
| US6861867B2 (en) | Method and apparatus for built-in self-test of logic circuits with multiple clock domains | |
| US6442720B1 (en) | Technique to decrease the exposure time of infrared imaging of semiconductor chips for failure analysis | |
| JPH0150873B2 (ja) | ||
| US20180128876A1 (en) | Scan chain circuit supporting logic self test pattern injection during run time | |
| US6226766B1 (en) | Method and apparatus for built-in self-test of smart memories | |
| JPH0249014B2 (ja) | ||
| US4912395A (en) | Testable LSI device incorporating latch/shift registers and method of testing the same | |
| US20020078412A1 (en) | Built-in self test for a programmable logic device using linear feedback shift registers and hierarchical signature generation | |
| US7168021B2 (en) | Built-in test circuit for an integrated circuit device | |
| JPH04351017A (ja) | 信頼性および歩どまりを向上させる論理回路 | |
| EP0213453B1 (en) | Noise reduction during testing of integrated circuit chips | |
| US20240418776A1 (en) | Integrated-circuit chip for retention cell testing | |
| JPH06201801A (ja) | Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法 | |
| US4682331A (en) | Logic circuit with self-test | |
| US6629281B1 (en) | Method and system for at speed diagnostics and bit fail mapping | |
| US6611935B1 (en) | Method and system for efficiently testing circuitry | |
| Ouyang et al. | A Methdology for Testing Scan Chain with Diagnostic Enhanced Structure | |
| JPH06102327A (ja) | メモリ内蔵型半導体集積回路およびその論理設計方法 | |
| JP4025301B2 (ja) | 電子回路試験用回路、電子回路試験装置、および電子回路試験方法 |