JPH0150873B2 - - Google Patents

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JPH0150873B2
JPH0150873B2 JP58171422A JP17142283A JPH0150873B2 JP H0150873 B2 JPH0150873 B2 JP H0150873B2 JP 58171422 A JP58171422 A JP 58171422A JP 17142283 A JP17142283 A JP 17142283A JP H0150873 B2 JPH0150873 B2 JP H0150873B2
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test
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shift
clock
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JP58171422A
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Harorudo Baaderu Junia Hooru
Hawaado Matsukanii Uiriamu
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International Business Machines Corp
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、大規模集積（LSI）回路および超大
規模集積（VLSI）回路装置の複雑な組合せおよ
び順序論理回路の試験に関するものである。
〔背景技術〕
かかるLSIまたはVLSI回路装置のどこかに故
障が起こると、装置の試験可能な出力に達する前
に、その影響が順序論理中の記憶素子により形成
される複数のフイードバツク・ループを経て伝搬
することがある。このフイードバツク・ループ中
の伝搬によつて試験が複雑になるのを排除するた
め、レベル・センシテイブ・スキヤン・デザイン
（LSSD）規則が考案された。第14回設計自動化
会議議事録（the Proceedings of the，14th
Design Automation Conference）462〜468頁の
「LSI試験可能な論理設計構造（Ａ Logic
Design Structure for LSI Testability）」と題
する論文中でE.B.アイヒルベルガーとT.W.ウイ
リアムズが記載しているように、LSSD規則は、
論理回路の記憶素子に刻時構造を課し、これらの
記憶素子を互いに結合してシフト・レジスタ走査
経路を形成し、記憶素子が全て試験入力点または
出力点としてアクセスできるようにしている。従
つて走査経路を用いることによつて、試験入力信
号を導入し、あるいは試験結果を観察することが
できる。どの記憶素子からでも論理回路に入つて
試験信号を導入し、あるいは試験結果を観察する
ことができるため、試験に当つては組合せおよび
順序論理をずつと簡単な組合せ論理として扱うこ
とができ、それによつて試験の生成と分析をかな
り簡単にすることができる。
LSSD規則の下では単一のまたは複数の走査経
路を実現することができる。IBM Technical
Disclosure Bulletin 1980年５月号の5414頁に所
載のR.A.フエレテイクの論文には、LSSD走査回
路に単一経路動作モードと複数経路動作モードの
間でスイツチ切換えするための制御手段を付与で
きることが示唆されている。
LSSDを使用する場合、単一のスタツフ・フオ
ールド・モデル（stuck−fault model）を使用
して、回路に印加されるテスト・パターンを生成
し、各テスト後に出力応答を集めて、予め計算し
た「良い回路」の応答と比較する。かかるスタツ
ク・フオールト試験生成は、NP完全と呼ばれる
クラスの難しい数学的問題の１つである、ここ
で、「NP」は非決定論的多項時間（non−
deterministic polynomial time）を表し、「完
全」は、そのクラスのある問題に対する解が全部
に拡張できることを意味している。どのNP完全
な問題でも、問題のサイズが増大するにつれて、
可能な解の数は目覚ましく増える。すなわち試験
生成計算機時間は回路のサイズに共に指数関数的
に増大することになる。この点からみると、計算
機で最良のスタツク・フオールト試験アルゴリズ
ムを実現できるのはかなり小さなまたは簡単なネ
ツトワークについてだけであり、VLSIチツプお
よびモジユールの回路密度の増大につれてフオー
ルト指向型のアプローチはひどく高価になると思
われる。
自己試験をLSSDと一緒に利用することによ
り、テストパターンを生成し、試験を実施するの
にかかる時間を減少させることが、以前に指摘さ
れている。自己試験は、論理回路装置中に組み込
まれた擬似ランダム・パターン発生器および応答
圧縮構造の使用を伴つている。かかるパターン発
生器と圧縮構造を使用すると、試験を生成するの
に必要な計算機時間が除かれ、一方これらの試験
素子を、論理を含む装置上に置くと、莫大な数の
テスト・パターンを妥当な時間中に回路に印加す
ることが可能になる。これらの試験の際に使用可
能な圧緒方法には、FTCS−５，1975年６月号、
215〜219頁所載の論文「遷移カウンテイングによ
る論理回路の試験（Testing Logic Circuits by
Transition Counting）」でJ.P.ヘイズが示唆した
ような、遷移カウンテイングや、また最近では
R.A.フローヴエルクがヒユーレツト・パツカー
ド雑誌（Hewlett Packard Journal）第28巻、
1977年５月、２〜８頁所載の「徴候分析：新しい
デジタル・フイールド・サービス方法
（Signature Analysis：Ａ New Digital Field
Service Method）」で記載しているような徴候分
析が含まれる。
コーネマン、ムーハ、ズヴイーホフは、1979年
IEEE試験会議（1979 IEEE Test Conference）
チエリーヒル社。ニユージヤージー州、1979年10
月刊、37〜41頁所載の論文「組込み論理ブロツク
観察技術（Built−in Logic Block Observation
Techniques）」およびIEEE固体回路雑誌（IEEE
Journal of Solid−State Circuits）SC−15巻３
号、1980年６月、315−319頁所載の論文「複合デ
ジタル集積回路用組込み試験（Built−in Test
for ComPlex Digital Integrated Circuits）」
に、ランダム刺激徴候分析を実施するのに必要な
構造を、試験される回路装置中に組み込むことを
記載している。コーネマン等の論文では、シフ
ト・レジスタ走査経路を再構成して、自己試験徴
候分析を実施するためのランダム入力信号発生器
としてもデータ圧縮回路としても働く、直列接続
された線形フイードバツク・シフト・レジスタ
（LFSR）回路を形成する。回路の１つは、入力
信号発生器として動作し、もう１つは出力応答圧
縮器として動作する。以後の試験中にそれらの役
割を逆にすることができる。しかし、LFSR回路
が自己試験中に同時に入力機能と出力機能の両方
を実行することはない。
〔発明の概要〕
本発明によれば、LSSD規制を用いて設計され
た回路中で自己試験を実施するための新しい構造
がもたらされる。この新しい構造では、LSSD走
査経路中のシフト・レジスタ・ラツチ（SRL）
が入力信号発生機能と出力データ圧縮機能の両方
を同時に実行する。走査経路はまず反復可能なデ
ータ・パターンでロードすることにより、初期設
定される。その後走査経路を再構成して、試験パ
ターン発生機能と応答データ圧縮機能の両方を同
時に実行する単一の線形フイードバツク・シフ
ト・レジスタ（LFSR）にする。SRLに交互に走
査経路シフト・サイクルを印加して、SRLの内
容で組合せ論理を働かせると共に応答の結果を捕
捉してSRL中に戻し、そこで新しいサイクル用
の試験入力としてそれを使用する。必要回数のサ
イクルの終りに、走査経路の内容を徴候として読
み出し、所期値と比較する。
従つて、本発明の主目的は自己試験を実施する
ための新しい方法を提供することである。
本発明の第２の目的は、LSSD設計規則と回路
を使用して、サイン分析を実現することである。
本発明の第３の目的は、走査サイクルの各サイ
クル毎に１回試験を行う高速度自己試験構成を提
供することである。
本発明の第４の目的は、自己試験徴候分析の実
施を単純化することである。
〔実施例〕
第１図では、モジユール基板１２の上面に、複
数の半導体論理回路チツプ１０が配列され、論理
機能を実行するために配線ネツトによつて基板１
２内で相互接続されている。基板１２の下側に
は、回路板１４中に差し込まれる接続ピンが含ま
れており、この回路板は回路板１４内の回路で相
互接続された複数のかかる基板１２を保持してい
る。
回路チツプ上の記憶素子または回路は、全てシ
フト・レジスタ・ラツチ（SRL）である。
第２図に示すように、１つのSRLは、データ
入力ラツチＬ１と、システムまたはシフト・レジ
スタの動作で使用するための第２のラツチＬ２の
２つのラツチを含んでいる。
ラツチＬ１は、１つまたは複数のシステム・ク
ロツク（±Ci）、極性保持データ入力（±Di）、
セツト入力（±Ｓ１）、リセツト入力（±Ｒ１）
走査データ入力（±Ｉ）、シフトＡクロツク入力
（±Ａ）が与えられる。ツチＬ２には、OR回路
１１の出力だけが与えられる。OR回路１１は、
＋試験モード信号がアツプかそれともダウンかに
応答するゲートとして働くAND回路１３，１５
の出力を受け取る。＋試験モード信号がダウンの
場合、ラツチＬ１の出力がシフトＢ・クロツクと
同時にANDゲート１３を経てラツチＬ２に送ら
れる。＋試験モード信号がアツプの場合、排他的
OR回路１７の出力が、シフトＢ・クロツク信号
と同時にANDゲート１５を経て送られる。排他
的OR回路１７の出力は、Ｌ１ラツチへのシステ
ム・データ入力Ｄ１〜DnおよびＬ１ラツチの＋
Ｌ１出力の排他的ORである。
システム・データ出力はラツチＬ１から（±Ｌ
１）、ラツチＬ２から（±Ｌ２）またはラツチＬ
１およびＬ２の両方から取り出すことができる。
試験用のシフト・レジスタ・データないし走査経
路を与えるためには、ラツチＬ２からの少くとも
１つの出力（＋Ｌ２）を使用しなければならな
い。第１図の論理回路ラツプ１０上の全ての
SRLは、互いに接続されて、単一の走査回路と
なつている。
システム・クロツク±Ciは、各システム・クロ
ツクが「オフ」状態のときシステム・データ入力
のどれもがラツチＬ１内の記憶データに影響を与
えないように、対応するシステム・データ入力を
制御する。あるシステム・クロツクが「オン」で
あり、その他のシステム・クロツクとシフトＡ・
クロツクが「オフ」の場合は、対応するシステ
ム・データ入力がラツチＬ１の状態を決定する。
シフトＡ・クロツクが「オン」であり、各シス
テム・クロツクが「オン」の場合、走査データ入
力（±Ｉ）がラツチＬ１の状態を決定する。
シフトＢ・クロツクが「オン」の場合は、＋試
験モード信号がダウンであるかそれともアツプで
あるかに応じて、ラツチＬ１中に記憶されてい
る。データかまたは排他的OR回路の出力をと
る。
シフトＡ・クロツクが「オン」、シフトＢ・ク
ロツクが「オン」、＋試験モード入力がダウンであ
り、システム・クロツクCiが「オフ」の場合、Ｌ
１ラツチとＬ２ラツチは、走査データ入力（±
Ｉ）の値に従う。
＋試験モードおよび−試験モードと記号をつけ
た制御線は、互いに逆の関係にある。回路が試験
モードでない（＋試験モードが論理０で、一試験
モードが論理Ｉ）場合、SRLは通常システム・
クロツクとシステム・データ入力を使つたシステ
ム・ラツチとして、または走査データ入力および
シフトＡ・クロツク、シフトＢ・クロツクを使つ
たシフト・レジスタ要素として機能する。
試験モードでは、＋試験モード入力が論理１、−
試験モード入力が論理０である。試験モード中
は、シフトＡ・クロツクとシフトＢ・クロツクだ
けを使用する。各システム・クロツクは、常に論
理０ないし「オフ」である。Ｌ１ラツチは、１ビ
ツト記憶素子として働き、シフトＡクロツクが
「オン」のとき、サイン・レジスタの前段SRLか
ら走査データ入力を介してデータを受けとる。シ
フトＢクロツクがオンのとき（シフトＡとシフト
Ｂのクロツクは重ならないのでシフトＡ・クロツ
クはオフ）、走査経路データ＋Ｌ１出力とシステ
ム・データＤ１〜Dnの排他的OR（XOR）が、Ｌ
２ラツチ中にゲートされる。第４図に示すように
適当なフイードバツク回路を有するかかるSRL
のストリングは、上述のコーネマン他による「組
込み論理ブロツク観察技術」と題する論文に示さ
れているような多重入力サイン・レジスタを形成
する。試験終了時のサインは、Ｌ２ラツチの出力
端子で得られる。
チツプ１０上の論理回路は、LSSD規則ないし
制限を用いて設計される。すなわち、第３図に示
すように、チツプ上の全てのSRL１６は、チツ
プ上の論理機能の入力および出力とは独立な入力
および出力をもつシフト・レジスタ走査経路１８
を形成し、データ入力および出力とは無関係にこ
の経路を通してデータをラツチ１６に入れたまた
そこから移動することができる。その上、各
SRL１６は組合せ論理回路２０によつて互いに
分離されている。上記に指摘したように、ラツチ
１６の試験および分離のためのこの分離した走査
経路の配置により複雑な順序および組合せ論理回
路を、ラツチ回路の入力と出力を用いてより簡単
な組合せ論理回路２０として分析することができ
る。
第４図に示すように、モジユール上の全てのチ
ツプは、モジユール入力Sinおよびモジユール出
力Soutをもつ単一走査経路に接続される。自己
試験のため、この走査経路には、排他的OR回路
２１が含まれ、走査経路１９への入力Sinと走査
経路２４の出力Soutおよび走査経路１９上の１
つまたは複数の中間点での信号Sj２７との排他的
ORを行う。信号点Sjは、IEEE会報（the
Proceedings of the IEEE）第64巻第12号、1976
年12月、1715〜1729頁に所載の「擬似ランダム・
シーケンスおよびアレイ（Pseudo−random
Sequences and Arrays）」と題する、F.J.マツク
ウイリアムズとN.J.Aスローンの論文に記載され
ているように、排他的OR２１を介してSjとSout
が作り出すフイードバツク機能が原始多項式を実
行するように選択すべきである。モジユールが試
験モードでない場合、ANDゲート２３，２５は
フイードバツク経路２７，２４を切離し、排他的
ORゲート２１によつて排他的OR機能が実行さ
れないようにする。先に説明したように、同じ試
験モード信号が存在しないと、各SRL１６中で
排他的OR機能が非活動化され、その結果排他的
ORゲート２１でも個々のラツチ１６の排他的
ORゲート１７でも、走査経路に沿つて排他的
OR機能が実施されない。従つて、この走査経路
は、先行技術によるLSSD走査経路と同様に動作
する。しかし、試験モード信号がアツプの場合、
ANDゲート２３，２５は、排他的ORゲート２１
の入力において、また各SRL段ではANDゲート
１５により、排他的OR機能を走査経路中に挿入
し、その結果、走査経路１９は、サイン分析に必
要なランダム信号発生機能と圧縮機能の両方を実
行できる線形フイードバツク・シフト・レジスタ
（LFSR）として機能する。
モジユール上の全てのSRL１６が、第２図に
示すように自己試験SRLである場合は、シフト
ＡクロツクとシフトＢクロツクを交互にパルス駆
動することによつて、試験が実現される。シフト
Ａクロツクはストリング中の前段のＬ２ラツチの
内容をＬ１ラツチにゲートすることによつて（単
一ラツチ設計で）論理的刺激を変更する。シフト
Ｂクロツクは、XOR１７を介して（システム・
データ線上の）論理応答を捕捉する。すなわち、
試験モードのSRLは、そのシステム・データ・
ポートを駆動する論理から試験結果を収集し、同
時に試験値を（＋Ｌ１および−Ｌ１出力を通し
て）下流の論理に与える。
次に自己試験のシーケンスを説明する。第５図
の同時自己試験用試験シーケンス・タイミング図
を参照する。
１ ＋試験モード信号をダウンにして、フラツシ
ユ動作によりすべてのSRL１６を１つの既知
の状態にセツトする。この動作中、シフト・ク
ロツクＡ，Ｂはオンに保たれ、各システム・ク
ロツクはオフに保たれる。スキヤン・イン入力
（第４図のSin）上の論理値がシフト・レジス
タ・ストリングを介して流され、全てのSRL
を１つの既知の（そして反復可能な）状態にセ
ツトする。
２ 続いて、各マシン・クロツクをＮサイクルの
間（Ｎは10程度）刺激する。このステツプの目
的は、各Ｌ１ラツチへのシステム・データおよ
びシステム・クロツク入力を試験することであ
る。第１のシステム・クロツクＣ１を刺激する
と、クロツクＣ１によつて駆動されるSRLの
システム・データ・ポート上の論理値が捕捉さ
れる。これらのSRLの変更されたＬ１ラツチ
の値が、論理を経て他のシステム・データ・ポ
ートに伝搬され、適当なシステム・クロツクが
刺激されると次に捕捉される。このプロセスが
Ｎサイクルの間続けられ、システム・データお
よびシステム・クロツク・ポートの全てとはい
わないまでも大部分が試験される。Ｎサイクル
の終りに、モジユールのＬ１ラツチは、既知の
反復可能な状態にある。
３ 次に、＋試験モード入力を上げて、全ての
SRLを自己試験SRLに変換し、それらを第４
図に示すLFSR構成を配例する。この行為は、
Ｌ１ラツチの内容を妨害するものでないことを
指摘しておく。
４ シフトＢ・クロツクから始めて、シフトＡ・
クロツクとシフトＢ・クロツクをプリセツトさ
れた回数のサイクルの間交互に印加する。
５ 最後のシフトＢ・クロツク・パルスの後にＬ
２ラツチ中で得られる試験徴候を、所期の徴候
と比較して、Go／No Goの試験指示を得る。
上述の構成は、多重入力徴候レジスタに共通な
ある種のエラー・マスキングに対する保護をもた
らす。かかるマスキングは、試験サイクルｊで論
理出力ｉ上に現われたエラーが、サイクルｊ＋１
で出力ｉ＋１上に現われるエラーによつて（徴候
レジスタ中で）打ち消される場合に起こる。この
場合、出力ｉ上のエラーは、次のシフトＢクロツ
クのときＬ２ラツチに捕捉される。次のシフトＡ
クロツクで、そのエラーは後続のＬ１ラツチに伝
送され、そのラツチによつて駆動される論理を経
て直ちに伝搬され、次のシフトＢクロツク時間に
恐らく多くの下流ラツチ中で捕捉される。こうし
て、エラーはSRL境界を越えて増倍され、単純
な相関エラーによつて打ち消されることはない。
第３図に示したチツプにおいて、走査経路１８
中のラツチ１６はSRL１６によつて区切られた
論理回路組合せ２０を試験するのに使用される。
チツプ上でSRL入力もSRL出力ももたない回路
５２と５４は、基板上の他のチツプからかかる
SRL入力または出力を受け取る。しかし、この
分析が基板１２に拡張される場合、基板上の回路
のある部分は、試験回路構成にカバーされないこ
とになる。
第６図に示したように、モジユール上の回路構
成の部分５６と５８は、モジユール上のSRL１
６によつて完全にはカバーされない。このため、
システム環境外で試験するとき、モジユールを完
全にカバーする回路を含む試試験ソケツトがモジ
ユールに設けられる。
モジユールの入力ピンを追加の擬似ランダム２
進数発生器６０（線形フイードバツク・シフト・
レジスタないし（LFSR）によつて駆動し、回路
５８からの試験応答を追加の多重入力徴候レジス
タMISR６２によつて圧縮する。
LFSR６０がモジユール８４の入力にランダム
テスト信号を送り、MISR６２がモジユール出力
からの応答を圧縮する。この試験ソケツトはまた
タイミング信号発生器６４を含み、これはマシ
ン・クロツク（MC）、シフト・クロツクAB，
LFSR６０およびMISR６２のためのクロツクを
発生すると共に、モジユールへの＋試験モード入
力を制御する。またMISR６２，LFSR６０，
SRL１６を初期設定するために、制御回路６６
が設けられている。最後に、MISR２４および６
２の出力と良いモジユールの徴候を表す記憶値７
２及び７４とを別々に比較するための比較手段６
８，７０が設けられている 再現性を保証するためには、このやり方で実施
し分析されるテスト・パターンの数を、厳密に制
御しなければならない。１つの方法は、試験ソケ
ツト電子装置中にカウンタ７６を組込んで、カウ
ンタが予め定めた回数のABサイクルを記録した
とき試験を止めることである。
最後の走査動作後にMISR中に残つたサインと
予め定めた所期の徴候との比較は、説明したよう
に最終徴候を比較器に供給してモジユール外で行
うことができ、また個々のSRL１６によつて駆
動されるANDゲートを用いてモジユール上で行
うことができる。
上では、回路モジユールがシステム環境の外に
ある場合の試験について説明したが、システム環
境内にあるときは、モジユール・ソケツトと関連
する回路によつて行なわれる機能をシステム自体
によつて行なうことができる。
【図面の簡単な説明】
第１図は、回路モジユールの平面図である。第
２図は、本発明で使用するLSSDシフト・レジス
タ・ラツチの回路である。第３図は、LSSDシフ
ト・レジスタ・ラツチの走査経路を含む回路チツ
プの概略図である。第４図は、本発明に基づく第
３図の走査経路構成のブロツク・ダイアグラムで
ある。第５図は、第４図のデータ圧縮装置の信号
タイミング図である。第６図は、本発明と共に用
いる試験付属回路の概略図である。

Claims (1)

  1. 【特許請求の範囲】 １ 論理回路と、シフト・レジスタ走査経路を形
    成する記憶回路とを各々有する複数の論理ユニツ
    トを含み、これらの論理ユニツトの上記シフト・
    レジスタ走査経路を直列に結合して論理回路試験
    用の単一走査経路を形成し、論理機能の実行時に
    上記単一走査経路を不動作にするように構成され
    た論理回路装置を自己試験する方法において、 (a) 上記単一走査経路に所定のデータ・パターン
    をロードする段階と、 (b) 上記単一走査経路を、自己試験用の信号を発
    生するための多段ランダム信号発生手段兼論理
    回路応答を圧縮するための多段データ圧縮手段
    として機能しうる単一の線形フイードバツク・
    シフト・レジスタに構成する段階と、 (c) 上記線形フイードバツク・シフト・レジスタ
    内のデータ・パターンを試験入力とする論理回
    路応答を上記線形フイードバツク・シフト・レ
    ジスタに捕捉する段階と、 (d) 上記捕捉された論理回路応答をシフトしてこ
    れを新たな試験入力として与えると共に、この
    新たな試験入力に対する論理回路応答を上記線
    形フイードバツク・シフト・レジスタに捕捉す
    るサイクルを所定回数繰返す段階と、 (e) 上記線形フイードバツク・シフト・レジスタ
    の内容を試験結果として上記単一走査経路から
    読出す段階と、 を含む自己試験方法。
JP58171422A 1982-11-08 1983-09-19 自己試験方法 Granted JPS5988663A (ja)

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US06/440,070 US4513418A (en) 1982-11-08 1982-11-08 Simultaneous self-testing system
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Publications (2)

Publication Number Publication Date
JPS5988663A JPS5988663A (ja) 1984-05-22
JPH0150873B2 true JPH0150873B2 (ja) 1989-10-31

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ID=23747301

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JP58171422A Granted JPS5988663A (ja) 1982-11-08 1983-09-19 自己試験方法

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US (1) US4513418A (ja)
EP (1) EP0108256B1 (ja)
JP (1) JPS5988663A (ja)
DE (1) DE3371565D1 (ja)

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