JPH04351031A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＣＭ伝送に用いられ
る同期引込手段に利用する。特に、偽同期の回避手段に
関する。

【０００２】

【従来の技術】従来例回路は、規定回数だけ同期パター
ンと一致するビットパターンを同期信号とみなしていた
。すなわち、後方保護回路によるガードをかけた後に、
残った同期候補の一つを同期信号とみなし、それが偽同
期信号と判明すると、回路をリセットして再度初めから
同期ビットを検索するか、または同期候補が一つになる
まで後方保護を継続していた。

【０００３】

【発明が解決しようとする課題】このような従来例回路
では、ＰＣＭ入力データに同期パターンと同一のパター
ンが長期間含まれている場合に、いつまでたっても同期
を引込めない状態が起こる欠点があった。同期候補が真
の同期パターンの他にも存在しているので、ある方式で
は、同期候補が一つになるまで次の状態へ進めないか、
または別の方式では、最初にＰＣＭデータ中の偽同期パ
ターンを捕捉し、次の状態へ進んで例えばＣＲＣ（サイ
クリック・リダンダンスィ・チェック）演算を行い、そ
の結果としてエラーが多発することにより偽同期である
ことを知った後に同期回路をリセットして初めから同期
を検出しても、再び同じ偽同期パターンを捕捉する可能
性があるので、真の同期引込みまでに長時間がかかるか
、または同期回路のリセットと偽同期パターンとのタイ
ミング関係によっては常に偽同期パターンを捕捉する欠
点があった。

【０００４】本発明は、このような欠点を除去するもの
で、複数の同期候補の中から真の同期パターンを確実に
検出してデータの透過性を保証するフレーム同期装置を
提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、同期信号の真
偽を判定し、その判定結果が偽であるときに制御信号を
生成する同期信号判定手回路に接続され、ＰＣＭデータ
を入力する第一端子とこの同期信号判定手回路にフレー
ムパルスを与える第二端子とを備えたフレーム同期回路
において、上記第一端子を経由するＰＣＭデータを保持
するシフトレジスタと、このシフトレジスタに保持され
たＰＣＭデータに含まれる同期ビット間隔に位置するビ
ットと同期パターンとを比較する一致検出回路と、同期
ビット間隔に等しいビット数を有し、初期状態ではこの
ビットのすべてがセット状態である巡回レジスタと、上
記一致検出回路での比較結果が不一致のときにこの巡回
レジスタの該当ビットをリセット状態にする手段と、同
期ビット間隔に等しい周期のパルスを上記第二端子に与
える自走カウンタと、後方保護に必要な時間を計時後に
上記巡回レジスタから最初に出力するセットビットに応
じて上記自走カウンタを駆動する手段と、上記同期信号
判定手段からの制御信号の入力時に、この制御信号をラ
ッチし、この制御信号がラッチされている期間に上記自
走カウンタの出力パルスのタイミングで上記巡回レジス
タの該当ビットをリセットし、引き続き上記自走カウン
タおよびラッチされた制御信号をリセットする手段とを
備えたことを特徴とする。

【０００６】ここで、上記巡回レジスタ中のセットビッ
ト数を計数し、その計数値が零を示すときに自フレーム
同期回路を初期状態に設定する初期状態設定手段を備え
ることが望ましい。

【０００７】

【作用】シフトレジスタに蓄積したＰＣＭデータの中か
ら同期ビット配置間隔毎のビットを一致検出回路で検査
し、この検査結果を巡回レジスタに順次記憶しておき、
後方保護終了後に検出した最初の同期候補を同期パター
ンとみなし、それが偽同期であることが判明するとそれ
まで巡回レジスタに保持していた２番目に検出した同期
候補を同期パターンとみなす動作を真の同期パターンが
検出されるまで繰り返す。これにより、情報データ中に
同期パターンと同一のビットパターンをもつ偽同期パタ
ーンが長時間連続して存在していても真の同期パターン
を検出することができる。

【０００８】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例のブロック回路図であ
る。この実施例は、図１に示すように、同期信号の真偽
を判定し、その判定結果が偽であるときに制御信号を生
成する同期信号判定手回路に接続され、ＰＣＭデータを
入力するＰＣＭ入力端子５０とこの同期信号判定手回路
にフレームパルスを与えるフレームパルス出力端子５３
とを備え、さらに、本発明の特徴とする手段として、Ｐ
ＣＭ入力端子５０を経由するＰＣＭデータを保持するシ
フトレジスタ１と、このシフトレジスタ１に保持された
ＰＣＭデータに含まれる同期ビット間隔に位置するビッ
トと同期パターンとを比較する一致検出回路２と、同期
ビット間隔に等しいビット数を有し、初期状態ではこの
ビットのすべてがセット状態である巡回レジスタ３と、
一致検出回路２での比較結果が不一致のときにこの巡回
レジスタ３の該当ビットをリセット状態にする手段であ
るアンド回路１１と、同期ビット間隔に等しい周期のパ
ルスをフレームパルス出力端子５３に与える自走カウン
タ６と、後方保護に必要な時間を計時後に巡回レジスタ
３から最初に出力するセットビットに応じて自走カウン
タ６を駆動する手段であるタイマ５およびアンド回路１
４と、上記同期信号判定手段からの制御信号の入力時に
、この制御信号をラッチし、この制御信号がラッチされ
ている期間に自走カウンタ６の出力パルスのタイミング
で巡回レジスタ３の該当ビットをリセットし、引き続き
自走カウンタ６およびラッチされた制御信号をリセット
する手段であるラッチ７、ナンド回路８およびアンド回
路１２と、巡回レジスタ３中のセットビット数を計数し
、その計数値が零を示すときに自フレーム同期回路を初
期状態に設定する初期状態設定手段である候補数カウン
タ４、インバータ９およびアンド回路１３とを備える。

【０００９】次に、この実施例の動作を説明する。ＰＣ
Ｍ入力端子５０から入力したＰＣＭデータはシフトレジ
スタ１に蓄積され、１ビットごとに順次シフトされる。 このシフトレジスタ１からは同期ビットの間隔で引出線
Ｓ１、Ｓ２、…、Ｓｍが出ており、それらは一致検出回
路２のｍ個の入力端子に接続されている。一例として同
期パターンを「０、０、１、０、１、１」の６ビットの
繰返しとし、それらが７７２ビット間隔に１ビットずつ
挿入されている場合を想定し、計４ビットを同時に検査
すると仮定すると、引出線はＳ１、Ｓ２、Ｓ３、Ｓ４の
４本であり、シフトレジスタ１の全ビット長は７７２ビ
ット×３ブロック＝２３１６ビットで、７７２ビットお
きに１ビットずつ取出されて一致検出回路２に送られる
。

【００１０】一致検出回路２の一例を図２に示す。同期
パターンがどのビットの位置から入力しても検出できる
ように４入力アンド回路を６個備え、それらの入力には
１ビットずつずらした同期パターンの４ビットに対応し
たインバータが付いており、これらアンド回路のうちの
いずれかが同期パターンとの一致を検出すると、そのア
ンド回路の出力が「１」になり、６入力オア回路の出力
線Ｍが「１」になる。６個のアンド回路がすべて不一致
を検出すると、出力線Ｍは「０」になる。ビットエラー
のないときに６個のアンド回路のうち一つが一致を検出
すると、その後７７２ビットごとに一致検出するアンド
回路が一つずつずれて巡回していくことになるので、出
力線Ｍには７７２ビットごとに「１」が現れる。同期候
補が仮に二つあるとすると出力線Ｍには７７２ビット周
期に現れる「１」のパターンが二通り存在するので、時
間を７７２ビット期間に限ると、この時間に出力線Ｍに
現れる「１」の数は２個になる。すなわち、７７２ビッ
ト時間内の「１」の数が同期候補数を示している。

【００１１】図１に戻り、巡回レジスタ３のビット長は
７７２ビットであり、初期にはすべて「１」になってい
る。ナンド回路８の出力は初期「１」なのでアンド回路
１２は開いており、検査開始後に一致回路出力線Ｍが「
１」のときはアンド回路１１の出力も「１」になり、巡
回レジスタ３の今検査しているビット位置に対応するビ
ットは「１」のままである。逆に出力線Ｍが「０」のと
きは、対応する巡回レジスタ３のビットは「０」に書替
えられて蓄積される。一度「０」に書替えられるとその
ビット位置は同期パターンと見なされず、以後仮に一致
検出回路２の出力線Ｍが「１」になっても、アンド回路
１１の出力が巡回レジスタ３の出力「０」により「０」
になり、巡回レジスタ３の対応ビットは「０」のままで
ある。候補数カウンタ４は同期候補数をカウントしてお
り、初期時のカウント値は「７７２」である。カウント
値は巡回レジスタ３内の「１」の数を表しており、一致
検出回路２の出力線Ｍが「０」でかつ巡回レジスタ３の
出力が「１」のときに巡回レジスタ３の対応ビットは「
１」から「０」に書替えられ、同時にインバータ９が付
されたアンド回路１３の出力が「１」になってカウント
値は「１」だけカウントダウンする。このように巡回レ
ジスタ３の「１」が「０」に書替えられるごとにカウン
ト値は「１」ずつ減少していく。巡回レジスタ３のビッ
トがすべて「０」になると、カウント値も「０」になる
。このときは同期候補が残っていないことを表している
。これはビットエラーにより真の同期ビットにエラーが
発生して捕捉できなかった場合であり、こうなると同期
回路はリセットされてすべて初期状態に戻され、再度検
査が開始されることになる。

【００１２】タイマ５が検査開始から後方保護に必要な
時間をカウントすると、タイマ５の出力が「１」になっ
てアンド回路１４を開く。その後に最初に巡回レジスタ
３から現れる「１」を同期候補とみなし、アンド回路１
４の出力が「１」となって自走カウンタ６を駆動する。 自走カウンタ６はフレーム同期ビット間隔である７７２
ビットごとに１ビットのパルスを発生する。これはフレ
ーム同期パルスとしてフレームパルス出力端子５３から
出力される。自走カウンタ６は一度駆動されると、リセ
ットされるまでは以後の駆動入力信号を受付けない構成
になっている。これは巡回レジスタ３内に「１」が複数
個あっても自走周期が乱れないようにするためである。

【００１３】自走カウンタ６の一構成例を図３に示す。 アンド回路１４の出力が「１」のときにアンド回路６１
は初期は開いているので、７７２ビットのカウンタ６２
のイネーブル端子Ｅが「１」になり、ＰＣＭ入力データ
のビット速度に等しいクロックＣＬＫで７７２ビットの
カウントを開始し、７７２ビットごとに巡回する構成で
ある。イネーブル端子Ｅが「１」になったときカウンタ
６２出力Ｑも直ちに「１」になるようになっており、こ
れがラッチ６３のラッチ端子Ｌに与えられ、ラッチ６３
の出力は「０」となってアンド回路６１を閉じ、以後の
アンド回路１４の出力が「１」になっても無視する。リ
セット信号ＲＳＴが「０」になると、カウンタ６２とラ
ッチとが共にリセットされ、自走カウンタ６は初期状態
に戻る。

【００１４】図１に戻り、フレームパルスが発生すると
、フレーム同期を引込んだと判断して次状態に進む。 仮に偽同期の場合は制御信号入力端子５２に「１」が与
えられ、ナンド回路８の出力がフレームパルスが「１」
になるタイミングで「０」になってアンド回路１２を閉
じ、そのときに巡回レジスタ３から出力している「１」
を「０」に書替え、候補数カウンタ４の候補数カウント
値を「１」減らし、自走カウンタ６と制御信号とをリセ
ットする。同期候補がまだ残っている場合は、次に巡回
レジスタ３から現れる「１」を同期候補とみなし、再度
自走カウンタ６を駆動してフレームパルスをこの同期候
補のタイミングで新たに発生させる。以後、同様に繰り
返すことにより真の同期パターンを捕捉する。

【００１５】次に、図４に示すタイムチャートを用いて
この実施例の動作を説明する。図４は同期フレーム間隔
の７７２ビットの間に同期候補が二つある場合である。 検査開始から所定時間経過後に、タイマ５の出力が「１
」となって後方保護終了状態になる。検査時間は一般に
同期フレーム時間の整数倍にとられており、その間で同
期パターンに連続して一致した巡回レジスタ３のビット
のみが「１」になって残っている。図４では、２ビット
が「１」である。２ビットのうち一方は真同期パターン
に対応し、他方は偽同期パターンに対応している。 タイマ５の出力が「１」になった後に、巡回レジスタ３
から現れる「１」は本例では偽同期パターンであるが、
この時点では真偽の判断がつかず、本回路は同期パター
ンとみなして自走カウンタ６からフレームパルスを発生
させる（イ）。その後にＣＲＣ等により偽同期と判断さ
れると制御入力が「１」にされ、その後に最初に発生す
る自走カウンタ６の出力「１」によりナンド回路８の出
力からリセット信号が発生し、巡回レジスタ３の偽同期
ビットに対応するビットを「０」に書替えると同時にリ
セット信号は解除されて自走カウンタ６は初期の待状態
に戻り、候補数カウンタ４のカウント値は「１」だけ減
少する。次に、真の同期パターンに対応した「１」が巡
回レジスタ３から現れると、この「１」で自走カウンタ
６は再び駆動される（ハ）。このようにして最終的に真
の同期パターンを検出し、それに対応したフレームパル
スを発生する。

【００１６】以上は一例として７７２ビットの場合を説
明したが他の場合にも同様である。

【００１７】

【発明の効果】本発明は、以上説明したように、複数の
同期候補が後方保護終了後にも未だ残っている場合に、
最初に捕捉した同期候補を同期パターンとみなしつつも
他の同期候補を廃棄しないで巡回レジスタに保持してお
き、現同期パターンが偽同期と判定された時点で次に捕
捉しておいた同期候補を同期パターンとみなすので、再
度検査して後方保護する時間を必要としない効果がある
。

【００１８】また、真の同期パターンを見つけるまで繰
返し実行できるので、対向の送信機から同期パターンと
同じデータを長期間連続して受信しても真の同期パター
ンを確実に検出することができ、データの完全な透過性
を保証できる効果がある。

【図面の簡単な説明】

【図１】本発明実施例の構成を示すブロック構成図。

【図２】図１に示す一致検出回路の構成を示す接続図。

【図３】図１に示す自走カウンタの構成を示す接続図。

【図４】本発明実施例の動作を示すタンミング図。

【符号の説明】

１　　シフトレジスタ ２　　一致検出回路 ３　　巡回レジスタ ４　　候補数カウンタ ５　　タイマ ６　　自走カウンタ ７　　ラッチ ８　　ナンド回路 ９　　インバータ １１、１２、１３、１４　　アンド回路５０　　ＰＣＭ
入力端子 ５１　　再開制御出力端子 ５２　　制御信号入力端子 ５３　　フレームパルス出力端子 ６１　　アンド回路 ６２　　カウンタ ６３　　ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　同期信号の真偽を判定し、その判定結
   果が偽であるときに制御信号を生成する同期信号判定手
   回路に接続され、ＰＣＭデータを入力する第一端子とこ
   の同期信号判定手回路にフレームパルスを与える第二端
   子とを備えたフレーム同期回路において、上記第一端子
   を経由するＰＣＭデータを保持するシフトレジスタと、
   このシフトレジスタに保持されたＰＣＭデータに含まれ
   る同期ビット間隔に位置するビットと同期パターンとを
   比較する一致検出回路と、同期ビット間隔に等しいビッ
   ト数を有し、初期状態ではこのビットのすべてがセット
   状態である巡回レジスタと、上記一致検出回路での比較
   結果が不一致のときにこの巡回レジスタの該当ビットを
   リセット状態にする手段と、同期ビット間隔に等しい周
   期のパルスを上記第二端子に与える自走カウンタと、後
   方保護に必要な時間を計時後に上記巡回レジスタから最
   初に出力するセットビットに応じて上記自走カウンタを
   駆動する手段と、上記同期信号判定手段からの制御信号
   の入力時に、この制御信号をラッチし、この制御信号が
   ラッチされている期間に上記自走カウンタの出力パルス
   のタイミングで上記巡回レジスタの該当ビットをリセッ
   トし、引き続き上記自走カウンタおよびラッチされた制
   御信号をリセットする手段とを備えたことを特徴とする
   フレーム同期回路。
2. 【請求項２】　　上記巡回レジスタ中のセットビット数
   を計数し、その計数値が零を示すときに自フレーム同期
   回路を初期状態に設定する初期状態設定手段を備えた請
   求項１記載のフレーム同期回路。