JPH04352018A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH04352018A JPH04352018A JP3152303A JP15230391A JPH04352018A JP H04352018 A JPH04352018 A JP H04352018A JP 3152303 A JP3152303 A JP 3152303A JP 15230391 A JP15230391 A JP 15230391A JP H04352018 A JPH04352018 A JP H04352018A
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- JP
- Japan
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- power supply
- reset signal
- signal
- circuit
- microprocessor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理装置に関
し、詳しくは、ＩＣカードリーダライタの制御回路構成
および制御方式に関するものである。
し、詳しくは、ＩＣカードリーダライタの制御回路構成
および制御方式に関するものである。
【０００２】
【従来の技術】図２（ａ）は、従来のＩＣカードリーダ
ライタの制御回路におけるリセット信号発生回路の回路
図である。リセット信号生成用の汎用ＩＣ１０を一つ用
いた回路である。リセット信号生成用の汎用ＩＣ１０の
周りには出力プルアップ用抵抗Ｒ２０とタイミング設定
用コンデンサＣ２０が配置され、リセット信号生成用の
汎用ＩＣ１０に抵抗Ｒ２０とコンデンサＣ２０とが接続
され、電源Ｖｃｃと接地ＧＮＤとの間に電力が供給され
るのが、リセット信号発生回路として汎用ＩＣを使用す
る場合の推奨される回路である。例えば、電源Ｖｃｃの
電圧が５Ｖ，抵抗Ｒ２０の抵抗値が４．７ＫΩ，コンデ
ンサＣ２０の容量が０．１μＦなどである。リセット信
号生成用の汎用ＩＣ３は電源Ｖｃｃの電圧レベルに応じ
てリセット信号Ｃを出力する。図２（ｂ）はこの従来例
の回路における、電源Ｖｃｃの電圧レベルの変化に対応
したリセット信号Ｃの出力の一例である。電源Ｖｃｃの
電圧が所定のレベル以下になるとリセット信号Ｃがロー
レベルになる。前記の所定のレベルは約４．２Ｖである
。このような構成では、停電時に電源電圧が下がると単
にリセット信号Ｃが出力されるのみである。通常の電源
停止操作の時ばかりでなく、入出力端子への静電気放出
や電源ライン上のノイズ等が原因で起こる瞬停に対して
も同じである。これに対して、従来のリセット信号発生
回路では、リセット信号生成用の汎用ＩＣ３の入力端子
の一つである電圧検出端子（ＳＥＮＳＥ）に抵抗とコン
デンサとからなる遅延回路を接続して一定時間幅以上の
電圧低下のみを検出することも推奨されてはいるが、こ
の対策では、電源電圧の微小変動に対する誤動作は防げ
るが、根本的な解決にはならない。したがって、従来の
リセット信号発生回路により生成されるリセット信号Ｃ
を用いるだけの制御回路では、ＩＣカードリーダのマイ
クロプロセッサが処理動作中に瞬停が発生すると、マイ
クロプロセッサは処理中の情報を待避する余裕がなくリ
セット信号Ｃによってリセットされるため、必要な情報
が失われる危険性がある。
ライタの制御回路におけるリセット信号発生回路の回路
図である。リセット信号生成用の汎用ＩＣ１０を一つ用
いた回路である。リセット信号生成用の汎用ＩＣ１０の
周りには出力プルアップ用抵抗Ｒ２０とタイミング設定
用コンデンサＣ２０が配置され、リセット信号生成用の
汎用ＩＣ１０に抵抗Ｒ２０とコンデンサＣ２０とが接続
され、電源Ｖｃｃと接地ＧＮＤとの間に電力が供給され
るのが、リセット信号発生回路として汎用ＩＣを使用す
る場合の推奨される回路である。例えば、電源Ｖｃｃの
電圧が５Ｖ，抵抗Ｒ２０の抵抗値が４．７ＫΩ，コンデ
ンサＣ２０の容量が０．１μＦなどである。リセット信
号生成用の汎用ＩＣ３は電源Ｖｃｃの電圧レベルに応じ
てリセット信号Ｃを出力する。図２（ｂ）はこの従来例
の回路における、電源Ｖｃｃの電圧レベルの変化に対応
したリセット信号Ｃの出力の一例である。電源Ｖｃｃの
電圧が所定のレベル以下になるとリセット信号Ｃがロー
レベルになる。前記の所定のレベルは約４．２Ｖである
。このような構成では、停電時に電源電圧が下がると単
にリセット信号Ｃが出力されるのみである。通常の電源
停止操作の時ばかりでなく、入出力端子への静電気放出
や電源ライン上のノイズ等が原因で起こる瞬停に対して
も同じである。これに対して、従来のリセット信号発生
回路では、リセット信号生成用の汎用ＩＣ３の入力端子
の一つである電圧検出端子（ＳＥＮＳＥ）に抵抗とコン
デンサとからなる遅延回路を接続して一定時間幅以上の
電圧低下のみを検出することも推奨されてはいるが、こ
の対策では、電源電圧の微小変動に対する誤動作は防げ
るが、根本的な解決にはならない。したがって、従来の
リセット信号発生回路により生成されるリセット信号Ｃ
を用いるだけの制御回路では、ＩＣカードリーダのマイ
クロプロセッサが処理動作中に瞬停が発生すると、マイ
クロプロセッサは処理中の情報を待避する余裕がなくリ
セット信号Ｃによってリセットされるため、必要な情報
が失われる危険性がある。
【０００３】
【発明が解決しようとする課題】このように、この種の
リセット信号発生回路を用いているＩＣカードリーダラ
イタには、瞬停などにより必要な情報が失われ正常な動
作ができない場合がある。この発明の目的は、このよう
な従来技術の問題点を解決するためのものであって、電
源に瞬断，瞬停等が発生しても正常に処理を続行するこ
とが可能な回路構成および制御方式を有するＩＣカード
リーダライタ等のデータ処理装置を提供するものである
。
リセット信号発生回路を用いているＩＣカードリーダラ
イタには、瞬停などにより必要な情報が失われ正常な動
作ができない場合がある。この発明の目的は、このよう
な従来技術の問題点を解決するためのものであって、電
源に瞬断，瞬停等が発生しても正常に処理を続行するこ
とが可能な回路構成および制御方式を有するＩＣカード
リーダライタ等のデータ処理装置を提供するものである
。
【０００４】
【課題を解決するための手段】この目的を達成するため
のこの発明のデータ処理装置の構成は、マイクロプロセ
ッサ，電池等によって電源がバックアップされている記
憶領域，リセット信号発生回路を有し、さらに、電源電
圧が所定値以下になったことを示す信号（停電予告信号
）を発生する検出回路をリセット信号発生回路と別途に
あるいは一体として有し、前記停電予告信号がマイクロ
プロセッサに接続されているものである。検出回路の具
体的な構成として、リセット信号発生回路と一体の場合
の回路構成を記すと、この回路は、電源端子および接地
端子に接続されている第１のリセット信号生成用の汎用
ＩＣと、電源端子および接地端子に接続されている第２
のリセット信号生成用の汎用ＩＣとを有し、電源電圧か
ら分圧することにより生成された信号を第１のリセット
信号生成用の汎用ＩＣの第１の入力端子に受け、第１の
リセット信号生成用の汎用ＩＣの第２の入力端子と接地
端子との間に接続された第１のコンデンサにより終端部
分の遅延時間がきめられる信号を停電予告信号として第
１のリセット信号生成用の汎用ＩＣが出力し、第１の抵
抗の一端が第１のリセット信号生成用の汎用ＩＣの停電
予告信号出力端に接続され他端が電源端子に接続され、
第２の抵抗の一端が第１のリセット信号生成用の汎用Ｉ
Ｃの停電予告信号の出力端に接続され他端が第２のコン
デンサの一端および第２のリセット信号生成用の汎用Ｉ
Ｃの第１の入力端子に接続され、第２のコンデンサの他
端は接地端子に接続され、第２の抵抗と第２のコンデン
サによって停電予告信号を遅延して生成した信号を第２
のリセット信号生成用の汎用ＩＣの第１の入力端子に入
力し、第２のリセット信号生成用の汎用ＩＣの第２の入
力端子と接地端子との間に接続された第３のコンデンサ
により終端部分の遅延時間がきめられる信号をリセット
信号として第２のリセット信号生成用の汎用ＩＣから出
力する回路である。
のこの発明のデータ処理装置の構成は、マイクロプロセ
ッサ，電池等によって電源がバックアップされている記
憶領域，リセット信号発生回路を有し、さらに、電源電
圧が所定値以下になったことを示す信号（停電予告信号
）を発生する検出回路をリセット信号発生回路と別途に
あるいは一体として有し、前記停電予告信号がマイクロ
プロセッサに接続されているものである。検出回路の具
体的な構成として、リセット信号発生回路と一体の場合
の回路構成を記すと、この回路は、電源端子および接地
端子に接続されている第１のリセット信号生成用の汎用
ＩＣと、電源端子および接地端子に接続されている第２
のリセット信号生成用の汎用ＩＣとを有し、電源電圧か
ら分圧することにより生成された信号を第１のリセット
信号生成用の汎用ＩＣの第１の入力端子に受け、第１の
リセット信号生成用の汎用ＩＣの第２の入力端子と接地
端子との間に接続された第１のコンデンサにより終端部
分の遅延時間がきめられる信号を停電予告信号として第
１のリセット信号生成用の汎用ＩＣが出力し、第１の抵
抗の一端が第１のリセット信号生成用の汎用ＩＣの停電
予告信号出力端に接続され他端が電源端子に接続され、
第２の抵抗の一端が第１のリセット信号生成用の汎用Ｉ
Ｃの停電予告信号の出力端に接続され他端が第２のコン
デンサの一端および第２のリセット信号生成用の汎用Ｉ
Ｃの第１の入力端子に接続され、第２のコンデンサの他
端は接地端子に接続され、第２の抵抗と第２のコンデン
サによって停電予告信号を遅延して生成した信号を第２
のリセット信号生成用の汎用ＩＣの第１の入力端子に入
力し、第２のリセット信号生成用の汎用ＩＣの第２の入
力端子と接地端子との間に接続された第３のコンデンサ
により終端部分の遅延時間がきめられる信号をリセット
信号として第２のリセット信号生成用の汎用ＩＣから出
力する回路である。
【０００５】
【作用】以上のような構成の制御回路における制御方式
では、停電時には、停電予告信号がリセット信号よりも
所定の時間だけ早い時刻に出力され、マイクロプロセッ
サが、停電予告信号を受けて、リセット信号が発生する
より以前に、電池等によって電源がバックアップされて
いる記憶領域に、処理中の情報を待避する。その後、リ
セット信号が出力されて制御回路の動作が停止する。こ
れ以後であれば、制御回路の動作不能な閾値以下に電源
電圧が下がっても何ら問題はない。電源電圧の回復時に
は、マイクロプロセッサが、記憶領域に待避されている
情報を用いて回復処理を行う。したがって、通常の電源
投入や停止時に良好な動作をすることはいうまでもなく
、ＩＣカードリーダライタなどにあっては、入出力端子
への静電気放出や電源ライン上のノイズ等が原因で瞬停
が起きた場合でも、ＩＣカードに悪影響をあたえること
なく正常動作が続行することが可能である。
では、停電時には、停電予告信号がリセット信号よりも
所定の時間だけ早い時刻に出力され、マイクロプロセッ
サが、停電予告信号を受けて、リセット信号が発生する
より以前に、電池等によって電源がバックアップされて
いる記憶領域に、処理中の情報を待避する。その後、リ
セット信号が出力されて制御回路の動作が停止する。こ
れ以後であれば、制御回路の動作不能な閾値以下に電源
電圧が下がっても何ら問題はない。電源電圧の回復時に
は、マイクロプロセッサが、記憶領域に待避されている
情報を用いて回復処理を行う。したがって、通常の電源
投入や停止時に良好な動作をすることはいうまでもなく
、ＩＣカードリーダライタなどにあっては、入出力端子
への静電気放出や電源ライン上のノイズ等が原因で瞬停
が起きた場合でも、ＩＣカードに悪影響をあたえること
なく正常動作が続行することが可能である。
【０００６】
【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１（ａ）は、この発明のデ
ータ処理装置を適用したＩＣカードリーダライタにおけ
る停電予告信号，リセット信号を発生する信号発生回路
を主体とした回路図であり、図１（ｂ）は瞬停時におけ
る前記回路の動作を示すタイムチャートである。この信
号発生回路４は、制御回路内の電源回路から１２Ｖの電
源（ＤＣ１２Ｖ）と５Ｖの電源（Ｖｃｃ）とが供給され
、抵抗Ｒ１，Ｒ２，Ｒ３，コンデンサＣ１からなる分圧
回路と、停電予告信号Ａを出力するリセット信号生成用
の汎用ＩＣ１と、スイッチＳＷと、抵抗Ｒ５とコンデン
サＣ３からなる信号遅延回路と、リセット信号Ｂを出力
するリセット信号生成用の汎用ＩＣ２とからなる。１２
Ｖ電源ＤＣ１２Ｖから抵抗Ｒ１とコンデンサＣ１により
微小変動が除かれ、それが抵抗Ｒ２と抵抗３により分圧
されて被監視信号が生成される。１２Ｖ電源ＤＣ１２Ｖ
が所定の電圧（約１０．１Ｖ）以下になると前記被監視
信号を受けてリセット信号生成用の汎用ＩＣ１は停電予
告信号Ａを生成する。オープンコレクタ出力のリセット
信号生成用の汎用ＩＣ１を採用しているので、停電予告
信号Ａは抵抗Ｒ４により５Ｖ電源Ｖｃｃにプルアップさ
れてマイクロプロセッサ５等に伝えられる。停電予告信
号Ａは、抵抗Ｒ５とコンデンサＣ３の時定数により定め
られる時間だけ信号遅延回路３で遅延される。遅延され
た停電予告信号Ａを受けてリセット信号生成用の汎用Ｉ
Ｃ２はリセット信号Ｂを生成する。リセット信号Ｂはマ
イクロプロセッサ５や周辺ＬＳＩ等に伝えられる。コン
デンサＣ２，Ｃ４は信号の終端部分のタイミング調整用
であり、それの容量は０．３３μＦである。信号遅延回
路３での遅延時間は８〜１５ｍＳ程度に設定されており
、このとき、抵抗Ｒ５は２２ＫΩ、コンデンサＣ３の容
量は０．３３μＦである。ここで、スイッチＳＷは外部
からのトリガ用に付加されたものであり、この発明に直
接の影響を与えるものではない。以上の説明のとおり、
この例の回路は２個の汎用ＩＣを用いて安価で簡易に構
成されている。
参照して詳細に説明する。図１（ａ）は、この発明のデ
ータ処理装置を適用したＩＣカードリーダライタにおけ
る停電予告信号，リセット信号を発生する信号発生回路
を主体とした回路図であり、図１（ｂ）は瞬停時におけ
る前記回路の動作を示すタイムチャートである。この信
号発生回路４は、制御回路内の電源回路から１２Ｖの電
源（ＤＣ１２Ｖ）と５Ｖの電源（Ｖｃｃ）とが供給され
、抵抗Ｒ１，Ｒ２，Ｒ３，コンデンサＣ１からなる分圧
回路と、停電予告信号Ａを出力するリセット信号生成用
の汎用ＩＣ１と、スイッチＳＷと、抵抗Ｒ５とコンデン
サＣ３からなる信号遅延回路と、リセット信号Ｂを出力
するリセット信号生成用の汎用ＩＣ２とからなる。１２
Ｖ電源ＤＣ１２Ｖから抵抗Ｒ１とコンデンサＣ１により
微小変動が除かれ、それが抵抗Ｒ２と抵抗３により分圧
されて被監視信号が生成される。１２Ｖ電源ＤＣ１２Ｖ
が所定の電圧（約１０．１Ｖ）以下になると前記被監視
信号を受けてリセット信号生成用の汎用ＩＣ１は停電予
告信号Ａを生成する。オープンコレクタ出力のリセット
信号生成用の汎用ＩＣ１を採用しているので、停電予告
信号Ａは抵抗Ｒ４により５Ｖ電源Ｖｃｃにプルアップさ
れてマイクロプロセッサ５等に伝えられる。停電予告信
号Ａは、抵抗Ｒ５とコンデンサＣ３の時定数により定め
られる時間だけ信号遅延回路３で遅延される。遅延され
た停電予告信号Ａを受けてリセット信号生成用の汎用Ｉ
Ｃ２はリセット信号Ｂを生成する。リセット信号Ｂはマ
イクロプロセッサ５や周辺ＬＳＩ等に伝えられる。コン
デンサＣ２，Ｃ４は信号の終端部分のタイミング調整用
であり、それの容量は０．３３μＦである。信号遅延回
路３での遅延時間は８〜１５ｍＳ程度に設定されており
、このとき、抵抗Ｒ５は２２ＫΩ、コンデンサＣ３の容
量は０．３３μＦである。ここで、スイッチＳＷは外部
からのトリガ用に付加されたものであり、この発明に直
接の影響を与えるものではない。以上の説明のとおり、
この例の回路は２個の汎用ＩＣを用いて安価で簡易に構
成されている。
【０００７】この回路で生成される停電予告信号Ａ，リ
セット信号Ｂを用いたＩＣカードリーダライタの制御回
路の瞬停時における動作を説明すると、１２Ｖ電源ＤＣ
１２Ｖが１０．１Ｖ以下になると、停電予告信号Ａがリ
セット信号Ｂよりも８〜１５ｍＳだけ早い時刻に出力さ
れ、マイクロプロセッサ５が、停電予告信号Ａを受けて
、待避処理プログラム６ａを割り込み処理で実行して、
電池等によって電源がバックアップされている記憶領域
に、処理中の情報を待避する。待避には３ｍＳ程度の時
間を要する。その後、リセット信号Ｂが出力されてマイ
クロプロセッサ等の動作が停止する。さらに１２Ｖ電源
ＤＣ１２Ｖが下がると５Ｖ電源Ｖｃｃも下がり、制御回
路全体の動作が停止する。１２Ｖ電源ＤＣ１２Ｖが回復
した時には、マイクロプロセッサ５が、回復処理プログ
ラム６ａを実行して、バッテリーバックアップされてい
る記憶領域に待避されている情報を用いて回復処理を行
い、正常動作が続行される。最初の電源投入時にも回復
処理が行われることになるが、これは、セットアップ処
理等を行えば対処できる。
セット信号Ｂを用いたＩＣカードリーダライタの制御回
路の瞬停時における動作を説明すると、１２Ｖ電源ＤＣ
１２Ｖが１０．１Ｖ以下になると、停電予告信号Ａがリ
セット信号Ｂよりも８〜１５ｍＳだけ早い時刻に出力さ
れ、マイクロプロセッサ５が、停電予告信号Ａを受けて
、待避処理プログラム６ａを割り込み処理で実行して、
電池等によって電源がバックアップされている記憶領域
に、処理中の情報を待避する。待避には３ｍＳ程度の時
間を要する。その後、リセット信号Ｂが出力されてマイ
クロプロセッサ等の動作が停止する。さらに１２Ｖ電源
ＤＣ１２Ｖが下がると５Ｖ電源Ｖｃｃも下がり、制御回
路全体の動作が停止する。１２Ｖ電源ＤＣ１２Ｖが回復
した時には、マイクロプロセッサ５が、回復処理プログ
ラム６ａを実行して、バッテリーバックアップされてい
る記憶領域に待避されている情報を用いて回復処理を行
い、正常動作が続行される。最初の電源投入時にも回復
処理が行われることになるが、これは、セットアップ処
理等を行えば対処できる。
【０００８】
【発明の効果】以上の説明のとおり、この発明にあって
は、入出力端子への静電気放出や電源ライン上のノイズ
等が原因で瞬停が起きた場合でも、ＩＣカードに悪影響
をあたえることなく正常動作が続行されるので、ＩＣカ
ードリーダライタの信頼性や操作性が向上するという効
果がある。
は、入出力端子への静電気放出や電源ライン上のノイズ
等が原因で瞬停が起きた場合でも、ＩＣカードに悪影響
をあたえることなく正常動作が続行されるので、ＩＣカ
ードリーダライタの信頼性や操作性が向上するという効
果がある。
【図１】この発明のデータ処理装置を適用したＩＣカー
ドリーダライタにおける一実施例であって、特に停電予
告信号，リセット信号を発生することを主体とした信号
発生回路の回路図とタイムチャートである。
ドリーダライタにおける一実施例であって、特に停電予
告信号，リセット信号を発生することを主体とした信号
発生回路の回路図とタイムチャートである。
【図２】従来のＩＣカードリーダライタの制御回路にお
けるリセット信号発生回路の回路図とタイムチャートで
ある。
けるリセット信号発生回路の回路図とタイムチャートで
ある。
１，２，１０ リセット信号生成用の汎用ＩＣ３
信号遅延回路４
信号発生回路５ マイ
クロプロセッサ６ａ 待避処理プロ
グラム６ｂ 回復処理プログラムＡ
停電予告信号Ｂ，Ｃ
リセット信号 ＤＣ１２Ｖ １２Ｖ電源 Ｖｃｃ ５Ｖ電源 ＧＮＤ 接地電位
信号遅延回路４
信号発生回路５ マイ
クロプロセッサ６ａ 待避処理プロ
グラム６ｂ 回復処理プログラムＡ
停電予告信号Ｂ，Ｃ
リセット信号 ＤＣ１２Ｖ １２Ｖ電源 Ｖｃｃ ５Ｖ電源 ＧＮＤ 接地電位
Claims (1)
- 【請求項１】マイクロプロセッサおよびリセット信号発
生回路を具備する制御回路により制御されるデータ処理
装置において、電源電圧が所定値以下になったことを検
出して検出信号を出力する検出回路を有し、電源供給の
停止時には、前記リセット信号発生回路が出力するリセ
ット信号よりも所定の時間だけ早く前記検出回路が前記
検出信号を出力し、前記検出信号を受けて前記マイクロ
プロセッサが、バックアップ用電源を持つ記憶領域に、
前記リセット信号が発生されるより以前に、処理中の情
報を待避し、前記所定の時間はこの処理中の情報を待避
させる処理時間より大きく設定され、前記電源電圧が回
復した時には、前記マイクロプロセッサが、前記記憶領
域に待避されている前記情報を用いて回復処理を行うこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152303A JPH04352018A (ja) | 1991-05-29 | 1991-05-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152303A JPH04352018A (ja) | 1991-05-29 | 1991-05-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352018A true JPH04352018A (ja) | 1992-12-07 |
Family
ID=15537580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152303A Withdrawn JPH04352018A (ja) | 1991-05-29 | 1991-05-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352018A (ja) |
-
1991
- 1991-05-29 JP JP3152303A patent/JPH04352018A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |