JPH0581922B2 - - Google Patents
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- JPH0581922B2 JPH0581922B2 JP58042140A JP4214083A JPH0581922B2 JP H0581922 B2 JPH0581922 B2 JP H0581922B2 JP 58042140 A JP58042140 A JP 58042140A JP 4214083 A JP4214083 A JP 4214083A JP H0581922 B2 JPH0581922 B2 JP H0581922B2
- Authority
- JP
- Japan
- Prior art keywords
- basic unit
- reset
- cpu
- output
- circuit
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14141—Restart
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、周辺機器と基本ユニツトの双方に
CPUを持つシーケンス制御装置のリセツト方法
に係り、特に給電中にプログラマの着脱を可能に
したシーケンス制御装置に関する。
CPUを持つシーケンス制御装置のリセツト方法
に係り、特に給電中にプログラマの着脱を可能に
したシーケンス制御装置に関する。
周辺機器と基本ユニツトの双方にCPUを持ち、
基本ユニツトからのみ制御電源を給電されるシー
ケンス制御装置のリセツト回路は第１図の回路が
考案されている。第１図の方式は基本ユニツト１
のCPU３と周辺装置２のCPU４のリセツト端子
が共通接続されており、周辺装置と基本ユニツト
が接続された状態で電源が投入されると、双方の
CPUがイニシヤライズされ正常動作を行う。し
かし周辺機器２を分離し、基本ユニツト１給電中
に周辺機器２を装着すると、第２図電圧波形ホに
示すようにリセツト信号がすでに確立しているた
め、周辺機器のCPU４がイニシヤライズされず、
周辺機器２が誤動作し、給電中の着脱が出来ない
という欠点があつた。
基本ユニツトからのみ制御電源を給電されるシー
ケンス制御装置のリセツト回路は第１図の回路が
考案されている。第１図の方式は基本ユニツト１
のCPU３と周辺装置２のCPU４のリセツト端子
が共通接続されており、周辺装置と基本ユニツト
が接続された状態で電源が投入されると、双方の
CPUがイニシヤライズされ正常動作を行う。し
かし周辺機器２を分離し、基本ユニツト１給電中
に周辺機器２を装着すると、第２図電圧波形ホに
示すようにリセツト信号がすでに確立しているた
め、周辺機器のCPU４がイニシヤライズされず、
周辺機器２が誤動作し、給電中の着脱が出来ない
という欠点があつた。
一方本発明に至る過程で第３図の構成が検討さ
れた。この構成は基本ユニツト１及び周辺機器２
の双方にリセツト回路５，６を持つているため、
基本ユニツト１に給電中、周辺機器を装着しても
リセツト回路６の抵抗１０とコンデンサ１２によ
る所定の遅れ時間後CPU４がイニシヤライズさ
れるため着脱による誤動作はない。
れた。この構成は基本ユニツト１及び周辺機器２
の双方にリセツト回路５，６を持つているため、
基本ユニツト１に給電中、周辺機器を装着しても
リセツト回路６の抵抗１０とコンデンサ１２によ
る所定の遅れ時間後CPU４がイニシヤライズさ
れるため着脱による誤動作はない。
ここで基本ユニツトのリセツト回路５の概略動
作を第３図、第４図により説明する。この回路は
交流電源７の瞬断を検出する回路で、交流電源７
が１サイクル以上瞬断すると、コンパレータ８が
動作し、コンデンサ９が抵抗１４を通して放電す
る。コンデンサ９の放電が速かに行われるよう抵
抗１４は設定されている。コンデンサ９の放電に
より基本ユニツトのCPU３はリセツトする。
作を第３図、第４図により説明する。この回路は
交流電源７の瞬断を検出する回路で、交流電源７
が１サイクル以上瞬断すると、コンパレータ８が
動作し、コンデンサ９が抵抗１４を通して放電す
る。コンデンサ９の放電が速かに行われるよう抵
抗１４は設定されている。コンデンサ９の放電に
より基本ユニツトのCPU３はリセツトする。
交流電源７の復電後、抵抗１５とコンデンサ９
による所定の遅れ時間後、CPU３はリスタート
する。但し、交流電源瞬断１サイクル後は、コン
パレータ８等が正常動作するよう制御電圧Vccは
規定電圧あるように構成されている。
による所定の遅れ時間後、CPU３はリスタート
する。但し、交流電源瞬断１サイクル後は、コン
パレータ８等が正常動作するよう制御電圧Vccは
規定電圧あるように構成されている。
周辺機器と基本ユニツト接続状態で交流電源７
が瞬断すると、基本ユニツトCPU３は上記動作
によりすみやかにリセツトされるが、周辺機器で
はリセツト回路６のコンデンサ１２がダイオード
１３を通して放電するが、上記制御電源Vccの電
圧低下が遅いため、放電に時間がかかる。コンパ
レータ１２の放電が十分に行われない状態で交流
電源７が復電すると、基本ユニツトのCPU３は
イニシヤライズされるが、周辺機器のCPU４は
イニシヤライズされず、誤動作するという欠点が
あつた。
が瞬断すると、基本ユニツトCPU３は上記動作
によりすみやかにリセツトされるが、周辺機器で
はリセツト回路６のコンデンサ１２がダイオード
１３を通して放電するが、上記制御電源Vccの電
圧低下が遅いため、放電に時間がかかる。コンパ
レータ１２の放電が十分に行われない状態で交流
電源７が復電すると、基本ユニツトのCPU３は
イニシヤライズされるが、周辺機器のCPU４は
イニシヤライズされず、誤動作するという欠点が
あつた。
本発明の目的は給電中に周辺機器を着脱できる
シーケンス制御装置を提供することにある。
シーケンス制御装置を提供することにある。
本発明は、基本ユニツトと、この基本ユニツト
に着脱自在に構成されて基本ユニツトに装着され
たとき基本ユニツトから電源が供給されて基本ユ
ニツトとの間でデータのやり取りができるよう構
成された周辺機器からなるシーケンス制御装置に
おいて、 基本ユニツトに、第１のCPUと、交流電源に
接続されてその瞬断を検出して第１のCPUをリ
セツトする信号を発生する第１のリセツト回路
と、この第１のリセツト回路の出力に接続された
出力端子を設け、 周辺機器に、出力端子に接続される入力端子
と、第２のCPUと、基本ユニツトへの装着を検
出して第２のCPUをリセツトする信号を発生す
る第２のリセツト回路と、入力の一方が第２のリ
セツト回路の出力に接続され、入力の他方が入力
端子に接続されて第２のリセツト回路の出力と第
１のリセツト回路の出力の論理和をとりその出力
をリセツト信号として第２のCPUに供給する論
理和回路を設け、 交流電源瞬断時の誤動作や、給電中の周辺機器
の着脱による誤動作を防止するようにしたもので
ある。
に着脱自在に構成されて基本ユニツトに装着され
たとき基本ユニツトから電源が供給されて基本ユ
ニツトとの間でデータのやり取りができるよう構
成された周辺機器からなるシーケンス制御装置に
おいて、 基本ユニツトに、第１のCPUと、交流電源に
接続されてその瞬断を検出して第１のCPUをリ
セツトする信号を発生する第１のリセツト回路
と、この第１のリセツト回路の出力に接続された
出力端子を設け、 周辺機器に、出力端子に接続される入力端子
と、第２のCPUと、基本ユニツトへの装着を検
出して第２のCPUをリセツトする信号を発生す
る第２のリセツト回路と、入力の一方が第２のリ
セツト回路の出力に接続され、入力の他方が入力
端子に接続されて第２のリセツト回路の出力と第
１のリセツト回路の出力の論理和をとりその出力
をリセツト信号として第２のCPUに供給する論
理和回路を設け、 交流電源瞬断時の誤動作や、給電中の周辺機器
の着脱による誤動作を防止するようにしたもので
ある。
以下本説明の実施例を第５図、第６図により説
明する。シーケンス制御装置は基本ユニツト１と
周辺機器２で構成される。
明する。シーケンス制御装置は基本ユニツト１と
周辺機器２で構成される。
基本ユニツト１は、第１図に示す従来のものと
同じ構成で、第１のCPUとしてのCPU３、交流
電源７に接続されてその瞬断を検出してCPU３
をリセツトする信号を発生する第１のリセツト回
路としてのリセツト回路５を有している。周辺機
器２はこの基本ユニツト１に着脱自在でこの基本
ユニツト１に装着されているときに基本ユニツト
１から電源が供給されて基本ユニツト１との間で
データのやり取りができるよう構成されて、第２
のCPUとしてのCPU４、基本ユニツト１から供
給された電源の瞬断を検出してCPU４をリセツ
トする信号を発生する第２のリセツト回路として
のリセツト回路６、リセツト回路６の出力とリセ
ツト回路５の出力の論理和をとりその出力をリセ
ツト信号としてCPU４に供給する論理和回路と
しての２入力ORゲート１６で構成される。
同じ構成で、第１のCPUとしてのCPU３、交流
電源７に接続されてその瞬断を検出してCPU３
をリセツトする信号を発生する第１のリセツト回
路としてのリセツト回路５を有している。周辺機
器２はこの基本ユニツト１に着脱自在でこの基本
ユニツト１に装着されているときに基本ユニツト
１から電源が供給されて基本ユニツト１との間で
データのやり取りができるよう構成されて、第２
のCPUとしてのCPU４、基本ユニツト１から供
給された電源の瞬断を検出してCPU４をリセツ
トする信号を発生する第２のリセツト回路として
のリセツト回路６、リセツト回路６の出力とリセ
ツト回路５の出力の論理和をとりその出力をリセ
ツト信号としてCPU４に供給する論理和回路と
しての２入力ORゲート１６で構成される。
周辺機器を装着した状態で交流電源に瞬断があ
つた時の各部の波形を第６図に示す。即ち交流電
源に第６図イに示すように１サイクル以上の瞬断
（瞬停）があると基本ユニツトのリセツト回路５
が動作し、その出力が反転回路を介して第６図ホ
に示す波形の信号でCPU３のリセツト入力端子
に供給される。CPU３のリセツトは信号の立ち
上がりで行われる。リセツト回路５の出力（第６
図の波形ホの反転波形の信号）は信号線を介して
周辺機器２のORゲート１６の入力端子の一方に
供給される。ORゲート１６の出力は反転回路を
介してCPU４のリセツト入力端子に供給される。
そのためCPU４にも第６図トに示すように同図
ホと同じ波形の信号が供給され、CPU４のリセ
ツトもこの信号の立ち上がりで行われる。
つた時の各部の波形を第６図に示す。即ち交流電
源に第６図イに示すように１サイクル以上の瞬断
（瞬停）があると基本ユニツトのリセツト回路５
が動作し、その出力が反転回路を介して第６図ホ
に示す波形の信号でCPU３のリセツト入力端子
に供給される。CPU３のリセツトは信号の立ち
上がりで行われる。リセツト回路５の出力（第６
図の波形ホの反転波形の信号）は信号線を介して
周辺機器２のORゲート１６の入力端子の一方に
供給される。ORゲート１６の出力は反転回路を
介してCPU４のリセツト入力端子に供給される。
そのためCPU４にも第６図トに示すように同図
ホと同じ波形の信号が供給され、CPU４のリセ
ツトもこの信号の立ち上がりで行われる。
また基本ユニツト１の給電中に周辺機器２を装
着したときの周辺機器４内の波形を第６図ヘ，ト
に示す。第６図に示す周辺機器（脱）のタイミン
グで周辺機器２を基本ユニツト１から外し、（着）
のタイミングで再び装着すると、基本ユニツト１
のリセツト信号（同図ホ）はすでに確立されてい
るが、周辺機器２は電源供給が一時断たれたため
そのリセツト回路６のコンデンサ１２の電圧が同
図ヘに示すようにその間一時的にゼロとなり、装
着後は抵抗１０とコンデンサ１２の時定数で電圧
が徐々に上昇する。コンデンサ１２の出力はシユ
ミツト回路を介してORゲート１６の他方の入力
端子に供給される。そのためリセツト回路６の出
力は第６図トの波形に示すように、周辺機器
（脱）時にレベルがLOWとなり、（着）後コンデ
ンサ１２の電圧が所定レベルに達した時にHiと
なり、この出力の立ち上がりでCPU４をリセツ
トしてリスタートする。これにより、電源の瞬断
が発生した場合、または基本ユニツト１への給電
時に周辺機器２の着脱を行つた場合でも周辺機器
２のCPU４のイニシヤライズを行うことができ、
周辺機器２の誤動作を防止できる。
着したときの周辺機器４内の波形を第６図ヘ，ト
に示す。第６図に示す周辺機器（脱）のタイミン
グで周辺機器２を基本ユニツト１から外し、（着）
のタイミングで再び装着すると、基本ユニツト１
のリセツト信号（同図ホ）はすでに確立されてい
るが、周辺機器２は電源供給が一時断たれたため
そのリセツト回路６のコンデンサ１２の電圧が同
図ヘに示すようにその間一時的にゼロとなり、装
着後は抵抗１０とコンデンサ１２の時定数で電圧
が徐々に上昇する。コンデンサ１２の出力はシユ
ミツト回路を介してORゲート１６の他方の入力
端子に供給される。そのためリセツト回路６の出
力は第６図トの波形に示すように、周辺機器
（脱）時にレベルがLOWとなり、（着）後コンデ
ンサ１２の電圧が所定レベルに達した時にHiと
なり、この出力の立ち上がりでCPU４をリセツ
トしてリスタートする。これにより、電源の瞬断
が発生した場合、または基本ユニツト１への給電
時に周辺機器２の着脱を行つた場合でも周辺機器
２のCPU４のイニシヤライズを行うことができ、
周辺機器２の誤動作を防止できる。
上記実施例ではリセツトをするための基準電圧
がシユミツト回路の入力のスレツシユホールド電
圧だけである。周辺機器の着脱、電源の瞬断等の
電圧の急激な低下にはこの実施例でも対応できる
が、負荷の変動による電源電圧の低下の場合には
以下に詳細に説明するように状況によつては負荷
のON，OFFに伴う電源電圧の下降、上昇を繰り
返す現象が発生することがある。
がシユミツト回路の入力のスレツシユホールド電
圧だけである。周辺機器の着脱、電源の瞬断等の
電圧の急激な低下にはこの実施例でも対応できる
が、負荷の変動による電源電圧の低下の場合には
以下に詳細に説明するように状況によつては負荷
のON，OFFに伴う電源電圧の下降、上昇を繰り
返す現象が発生することがある。
この問題を解決するため基本ユニツトのリセツ
ト回路を入力部と、電圧低下検出部と、出力部
と、出力部の信号を電圧低下検出部に正帰還させ
る正帰還回路で構成し、入力部、出力部間にヒス
テリシス特性を持たせた本実施例の変形例を第７
図、第８図により説明する。
ト回路を入力部と、電圧低下検出部と、出力部
と、出力部の信号を電圧低下検出部に正帰還させ
る正帰還回路で構成し、入力部、出力部間にヒス
テリシス特性を持たせた本実施例の変形例を第７
図、第８図により説明する。
例えば第７図はそのための検出回路を用いた周
辺機器の回路構成の一例を示す。以下、この回路
の構成および動作を説明する。
辺機器の回路構成の一例を示す。以下、この回路
の構成および動作を説明する。
本変形例では電源の入力端子T1，T2が設けら
れる。これらの入力端子T1，T2は第５図に示さ
れた基本ユニツト１と同様に交流電源７に接続さ
れる。交流電源７の電圧Ｖは整流回路１２０、コ
ンデンサC1で整流平滑され、安定化用IC１０１
で安定化されてリセツト回路の入力部、電圧低下
検出部、出力部およびCPUを有する制御回路１
２１に定電圧の電源電圧Vccとして供給される。
また本変形例では信号の入力端子T3には電源電
圧の検出信号１１０が入力される。電源電圧を検
出するためには入力端子Ｔ３は整流回路１２０の
直流出力側、または図示されていない整流器を介
して交流電源７に接続される。本変形例では電源
Ｖが投入された時、抵抗R10、コンデンサC5の充
電時間により所定時間リセツト信号を発生し制御
回路１２０のCPUに出力する。
れる。これらの入力端子T1，T2は第５図に示さ
れた基本ユニツト１と同様に交流電源７に接続さ
れる。交流電源７の電圧Ｖは整流回路１２０、コ
ンデンサC1で整流平滑され、安定化用IC１０１
で安定化されてリセツト回路の入力部、電圧低下
検出部、出力部およびCPUを有する制御回路１
２１に定電圧の電源電圧Vccとして供給される。
また本変形例では信号の入力端子T3には電源電
圧の検出信号１１０が入力される。電源電圧を検
出するためには入力端子Ｔ３は整流回路１２０の
直流出力側、または図示されていない整流器を介
して交流電源７に接続される。本変形例では電源
Ｖが投入された時、抵抗R10、コンデンサC5の充
電時間により所定時間リセツト信号を発生し制御
回路１２０のCPUに出力する。
次に電源を遮断した場合は、端子T3における
検出信号１１０がOFFとなり抵抗R1，R2で分圧
された比較電圧が、抵抗R3，R4で分圧された基
準電圧より低くなるため比較用IC（以下コンパレ
ータと称す）の特性によりコンパレータIC2の出
力が“HI”レベルとなり次段のコンパレータIC3
に入力される。この時抵抗R7，R8で分圧された
基準電圧より高くなるためコンパレータIC3の出
力が“LOW”レベルとなり、コンデンサC5は抵
抗R9を通じて放電される。ここで抵抗R9は、コ
ンパレータIC3の保護抵抗であるため小さな値で
よいため、急速放電が可能となる。
検出信号１１０がOFFとなり抵抗R1，R2で分圧
された比較電圧が、抵抗R3，R4で分圧された基
準電圧より低くなるため比較用IC（以下コンパレ
ータと称す）の特性によりコンパレータIC2の出
力が“HI”レベルとなり次段のコンパレータIC3
に入力される。この時抵抗R7，R8で分圧された
基準電圧より高くなるためコンパレータIC3の出
力が“LOW”レベルとなり、コンデンサC5は抵
抗R9を通じて放電される。ここで抵抗R9は、コ
ンパレータIC3の保護抵抗であるため小さな値で
よいため、急速放電が可能となる。
また、電源の瞬時停電および急激な低下に対し
ては、コンデンサC2、抵抗R5,6の時定数を選択す
ることにより対応できる。
ては、コンデンサC2、抵抗R5,6の時定数を選択す
ることにより対応できる。
ところで第８図Ｂのような電源電圧の低下に伴
なう検出信号の低下で特に低下検出近辺に対して
は、低下検出信号を抵抗R1，R2で分圧した電位
が、抵抗R3，R4による基準電圧よりもわずかに
下がれば、上記遮断時と同様にリセツト信号を出
力できるが、制御回路１２１によつては、リセツ
トされることにより負荷が軽減され、電源電圧が
上昇する。そのため低下検出信号も上昇し、この
分圧した電位が基準電圧よりわずかに高くなりコ
ンパレータIC2の出力が“LOW”レベルとなり、
さらにコンパレータIC3の出力が“HI”レベルと
なり抵抗R10、コンデンサC5により再び充電され
所定時間後にリセツト信号が解除され、制御回路
１２１は動作を始める。そこで負荷が重くなり電
源電圧が低下し、第８図Ｂに示すように上記を繰
り返す現象が生じる。これは、制御回路１２１に
動力負荷等が接続された場合、きわめて危険であ
る。この現象を防止するため、新たにコンパレー
タIC4、抵抗R11が設けられ、これによれば低下検
出レベル付近での動作は次のようになる。
なう検出信号の低下で特に低下検出近辺に対して
は、低下検出信号を抵抗R1，R2で分圧した電位
が、抵抗R3，R4による基準電圧よりもわずかに
下がれば、上記遮断時と同様にリセツト信号を出
力できるが、制御回路１２１によつては、リセツ
トされることにより負荷が軽減され、電源電圧が
上昇する。そのため低下検出信号も上昇し、この
分圧した電位が基準電圧よりわずかに高くなりコ
ンパレータIC2の出力が“LOW”レベルとなり、
さらにコンパレータIC3の出力が“HI”レベルと
なり抵抗R10、コンデンサC5により再び充電され
所定時間後にリセツト信号が解除され、制御回路
１２１は動作を始める。そこで負荷が重くなり電
源電圧が低下し、第８図Ｂに示すように上記を繰
り返す現象が生じる。これは、制御回路１２１に
動力負荷等が接続された場合、きわめて危険であ
る。この現象を防止するため、新たにコンパレー
タIC4、抵抗R11が設けられ、これによれば低下検
出レベル付近での動作は次のようになる。
すなわち抵抗R3，R4による基準電圧より低下
検出信号電圧）抵抗R1，R2の分圧）がわずかで
も下るとコンパレータIC2の出力は“HI”とな
り、コンパレータIC3の基準電圧（抵抗R7，R8の
分圧）より高くなりコンパレータIC3の出力が
“LOW”となる。そのためコンデンサC5は急速に
放電し、リセツト信号１１１が出力される。
検出信号電圧）抵抗R1，R2の分圧）がわずかで
も下るとコンパレータIC2の出力は“HI”とな
り、コンパレータIC3の基準電圧（抵抗R7，R8の
分圧）より高くなりコンパレータIC3の出力が
“LOW”となる。そのためコンデンサC5は急速に
放電し、リセツト信号１１１が出力される。
これと同時にコンパレータIC6により正帰還が
行なわれ、低下検出信号である比較電圧が基準電
圧（抵抗R7，R8の分圧）より小さくなるため、
コンパレータIC4の出力は“LOW”となる。
行なわれ、低下検出信号である比較電圧が基準電
圧（抵抗R7，R8の分圧）より小さくなるため、
コンパレータIC4の出力は“LOW”となる。
そのため、低下検出信号１１０の電圧は、抵抗
R2，R11の並列抵抗と、抵抗R1による分圧とな
る。
R2，R11の並列抵抗と、抵抗R1による分圧とな
る。
すなわち、並列抵抗回路での抵抗値は、単体時
の値と比べ小さくなるため、低下検出信号電圧を
分圧した値も小さくなる。
の値と比べ小さくなるため、低下検出信号電圧を
分圧した値も小さくなる。
この結果、最初に低下検出を行なつた電位より
さらに低くなるため検出信号にわずかな変化が生
じてもリセツト信号は安定に保たれる。
さらに低くなるため検出信号にわずかな変化が生
じてもリセツト信号は安定に保たれる。
次に電源電圧が所定範囲の電圧に上昇すると同
時に低下検出信号電圧も上昇し、上記した並列抵
抗R2，R11と抵抗R9における分圧された電位も上
昇する。そして、基準電圧（抵抗R3，R4）より
高くなればコンパレータIC2の出力電圧は
“LOW”となりさらにコンパレータIC3の出力は
“HI”となるため抵抗R10およびコンデンサC5に
より放電が始まり所定時間後にリセツト信号が解
除されるわけである。この様子を第８図Ａに示
す。
時に低下検出信号電圧も上昇し、上記した並列抵
抗R2，R11と抵抗R9における分圧された電位も上
昇する。そして、基準電圧（抵抗R3，R4）より
高くなればコンパレータIC2の出力電圧は
“LOW”となりさらにコンパレータIC3の出力は
“HI”となるため抵抗R10およびコンデンサC5に
より放電が始まり所定時間後にリセツト信号が解
除されるわけである。この様子を第８図Ａに示
す。
以上のようにして低下検出にヒステリシス特性
を持たせて負荷変動による低下検出信号に少々変
化が生じても安定したリセツト信号を制御回路１
２１に出力することができる。
を持たせて負荷変動による低下検出信号に少々変
化が生じても安定したリセツト信号を制御回路１
２１に出力することができる。
さて、第７図の実施例では、低下検出信号に正
帰還したものであるが、逆に抵抗R3，R4による
基準電圧を高めるような正帰還回路を構成しても
よく、これによつても同様の効果が得られる。
帰還したものであるが、逆に抵抗R3，R4による
基準電圧を高めるような正帰還回路を構成しても
よく、これによつても同様の効果が得られる。
また、第７図の実施例では、電源回路を省略し
てあるが、交流電源でも直流電源でも、同じ効果
が得られる。
てあるが、交流電源でも直流電源でも、同じ効果
が得られる。
また、リセツト回路だけでなくメモリ保護回路
等にも応用できる。
等にも応用できる。
本実施例によれば、電源電圧が低下検出レベル
近辺の電圧に長時間低下し、負荷に変動があつた
場合でも確実にリセツト信号を出力することがで
きるので、制御回路１２１をきわめて安全に保護
できる効果がある。
近辺の電圧に長時間低下し、負荷に変動があつた
場合でも確実にリセツト信号を出力することがで
きるので、制御回路１２１をきわめて安全に保護
できる効果がある。
本発明によれば、基本ユニツトまたは周辺機器
の少なくともいずれか一方への電源の供給が一時
中断されても復電後周辺機器のCPUを必ずリセ
ツトでき、基本ユニツトへの給電中に周辺機器を
着脱しても誤動作を防止できて信頼性の高いシー
ケンス制御装置を得ることができる。
の少なくともいずれか一方への電源の供給が一時
中断されても復電後周辺機器のCPUを必ずリセ
ツトでき、基本ユニツトへの給電中に周辺機器を
着脱しても誤動作を防止できて信頼性の高いシー
ケンス制御装置を得ることができる。
第１図、第３図は従来のシーケンス制御装置の
ブロツク図、第２図、第４図は第１図、第３図の
各部の電圧波形を示す波形図、第５図は本発明の
一実施例におけるシーケンス制御装置のブロツク
図、第６図は本発明の一実施例におけるシーケン
ス制御装置の各部の波形を示す波形図、第７図は
本発明の一実施例の変形例における基本ユニツト
のリセツト回路の回路図、第８図Ａは第７図の回
路のリセツト信号出力波形を示す波形図、第８図
Ｂは従来例におけるリセツト信号出力波形を示す
波形図である。 １……基本ユニツト、２……周辺機器、３……
基本ユニツトCPU、４……周辺機器CPU、５…
…基本ユニツトリセツト回路、６……周辺機器リ
セツト回路、７……交流電源、８……コンパレー
タ、９，１２……コンデンサ、１０，１１，１４
……抵抗器、１３……ダイオード、１６……OR
ゲート。
ブロツク図、第２図、第４図は第１図、第３図の
各部の電圧波形を示す波形図、第５図は本発明の
一実施例におけるシーケンス制御装置のブロツク
図、第６図は本発明の一実施例におけるシーケン
ス制御装置の各部の波形を示す波形図、第７図は
本発明の一実施例の変形例における基本ユニツト
のリセツト回路の回路図、第８図Ａは第７図の回
路のリセツト信号出力波形を示す波形図、第８図
Ｂは従来例におけるリセツト信号出力波形を示す
波形図である。 １……基本ユニツト、２……周辺機器、３……
基本ユニツトCPU、４……周辺機器CPU、５…
…基本ユニツトリセツト回路、６……周辺機器リ
セツト回路、７……交流電源、８……コンパレー
タ、９，１２……コンデンサ、１０，１１，１４
……抵抗器、１３……ダイオード、１６……OR
ゲート。
Claims (1)
- 【特許請求の範囲】 １ 基本ユニツトと、この基本ユニツトに着脱自
在に構成されて上記基本ユニツトに装着されたと
き上記基本ユニツトから電源が供給されて上記基
本ユニツトとの間でデータのやり取りができるよ
う構成された周辺機器からなるシーケンス制御装
置において、 上記基本ユニツトは、第１のCPUと、交流電
源に接続されてその瞬断を検出して上記第１の
CPUをリセツトする信号を発生する第１のリセ
ツト回路と、この第１のリセツト回路の出力に接
続された出力端子を備え、 上記周辺機器は上記出力端子に接続される入力
端子と、第２のCPUと、上記基本ユニツトへの
装着を検出して上記第２のCPUをリセツトする
信号を発生する第２のリセツト回路と、入力の一
方が上記第２のリセツト回路の出力に接続され、
入力の他方が上記入力端子に接続されて上記第２
のリセツト回路の出力と上記第１のリセツト回路
の出力の論理和をとりその出力をリセツト信号と
して上記第２のCPUに供給する論理和回路を備
えたことを特徴とするシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214083A JPS59168504A (ja) | 1983-03-16 | 1983-03-16 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214083A JPS59168504A (ja) | 1983-03-16 | 1983-03-16 | シ−ケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168504A JPS59168504A (ja) | 1984-09-22 |
| JPH0581922B2 true JPH0581922B2 (ja) | 1993-11-16 |
Family
ID=12627629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214083A Granted JPS59168504A (ja) | 1983-03-16 | 1983-03-16 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168504A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007231767A (ja) * | 2006-02-28 | 2007-09-13 | Honda Motor Co Ltd | Ｏｈｃ式エンジンのカム軸潤滑装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53149739A (en) * | 1977-06-01 | 1978-12-27 | Mitsubishi Electric Corp | Computer system |
-
1983
- 1983-03-16 JP JP4214083A patent/JPS59168504A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168504A (ja) | 1984-09-22 |
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